JP3033673B2 - 電力増幅用の演算増幅回路 - Google Patents
電力増幅用の演算増幅回路Info
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- 230000003321 amplification Effects 0.000 title claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims description 26
- 239000000872 buffer Substances 0.000 claims description 13
- 235000021438 curry Nutrition 0.000 claims 2
- 230000009365 direct transmission Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばハードディスク
装置のボイスコイルモータなどに用いて好適な、Ｂ級電
力増幅用の演算増幅回路に関し、特に、その動作時の交
流的貫通電流の発生防止とクロスオーバ歪み軽減の技術
に関するものである。
装置のボイスコイルモータなどに用いて好適な、Ｂ級電
力増幅用の演算増幅回路に関し、特に、その動作時の交
流的貫通電流の発生防止とクロスオーバ歪み軽減の技術
に関するものである。
【０００２】
【従来の技術】この種の従来の電力増幅用演算増幅回路
（以後、オペアンプ回路と記す）の例が、アイイーイー
イー・ジャーナル・オブ・ソリッドステート・サーキッ
ツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１８，第６
号，１９８３年１２月，第６２４〜６２９頁および、ア
イイーイーイー・ジャーナル・オブ・ソリッドステート
・サーキッツ（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−２
０，第６号，１９８５年１２月，第１２００〜１２０５
頁に記載されている。その従来のパワーオペアンプ回路
の回路図を図８に示す。図８を参照して、この図に示す
パワーオペアンプ回路は、第一オペアンプ１０と、第二
オペアンプ２３と、第三オペアンプ２４と、プッシュプ
ル出力段１９とから構成される。第一オペアンプ１０の
出力点は、第二，第三のオペアンプ２３，２４の反転入
力点に入力され、第二オペアンプ２３の出力点はプッシ
ュプル出力段のｐＭＯＳトランジスタＱP3を駆動し、第
三オペアンプ２４の出力点はプッシュプル出力段のｎＭ
ＯＳトランジスタＱN3を駆動する。プッシュプル出力段
１９の信号は第二，第三のオペアンプ２３，２４の非反
転入力点にフィードバックされる。
（以後、オペアンプ回路と記す）の例が、アイイーイー
イー・ジャーナル・オブ・ソリッドステート・サーキッ
ツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１８，第６
号，１９８３年１２月，第６２４〜６２９頁および、ア
イイーイーイー・ジャーナル・オブ・ソリッドステート
・サーキッツ（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−２
０，第６号，１９８５年１２月，第１２００〜１２０５
頁に記載されている。その従来のパワーオペアンプ回路
の回路図を図８に示す。図８を参照して、この図に示す
パワーオペアンプ回路は、第一オペアンプ１０と、第二
オペアンプ２３と、第三オペアンプ２４と、プッシュプ
ル出力段１９とから構成される。第一オペアンプ１０の
出力点は、第二，第三のオペアンプ２３，２４の反転入
力点に入力され、第二オペアンプ２３の出力点はプッシ
ュプル出力段のｐＭＯＳトランジスタＱP3を駆動し、第
三オペアンプ２４の出力点はプッシュプル出力段のｎＭ
ＯＳトランジスタＱN3を駆動する。プッシュプル出力段
１９の信号は第二，第三のオペアンプ２３，２４の非反
転入力点にフィードバックされる。
【０００３】第一オペアンプ１０の反転入力端子４の電
位（ＩＮ- ）を固定し、非反転入力端子３の電位（ＩＮ
+ ）を反転入力端子４の電位よりも高くすると、ハイレ
ベルが出力される。その信号は、第二オペアンプ２３と
第三オペアンプ２４の反転入力点に入力される。第二オ
ペアンプ２３はロウレベルを出力し、プッシュプル出力
段のｐＭＯＳトランジスタＱP3をオンさせる。第三オペ
アンプ２４はロウレベルを出力し、プッシュプル出力段
のｎＭＯＳトランジスタＱN3をオフさせる。その結果、
このパワーオペアンプ回路の出力端子５の出力ＯＵＴは
ハイレベルとなる。
位（ＩＮ- ）を固定し、非反転入力端子３の電位（ＩＮ
+ ）を反転入力端子４の電位よりも高くすると、ハイレ
ベルが出力される。その信号は、第二オペアンプ２３と
第三オペアンプ２４の反転入力点に入力される。第二オ
ペアンプ２３はロウレベルを出力し、プッシュプル出力
段のｐＭＯＳトランジスタＱP3をオンさせる。第三オペ
アンプ２４はロウレベルを出力し、プッシュプル出力段
のｎＭＯＳトランジスタＱN3をオフさせる。その結果、
このパワーオペアンプ回路の出力端子５の出力ＯＵＴは
ハイレベルとなる。
【０００４】第一オペアンプ１０の非反転入力端子３の
電位（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）より
も低くすると、上記とは逆の動作によりこのパワーオペ
アンプ回路の出力端子５の出力ＯＵＴはロウレベルとな
る。
電位（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）より
も低くすると、上記とは逆の動作によりこのパワーオペ
アンプ回路の出力端子５の出力ＯＵＴはロウレベルとな
る。
【０００５】第一オペアンプ１０の反転入力端子４と非
反転入力端子３の電位とが等しい場合、第一オペアンプ
１０は電源電圧（＝ＶDD）の半分の電位を出力し、その
電位が第二オペアンプ２３と第三オペアンプ２４の反転
入力点に入力される。第二オペアンプ２３と第三オペア
ンプ２４の非反転入力点にはこのパワーオペアンプ回路
の出力端子５の電位がフィードバックされている。仮
に、この電位が電源電圧の半分であったとすると、第
二、第三のオペアンプ２３，２４の反転入力点、非反転
入力点には同じ電位が入力される。第二，第三のオペア
ンプ２３，２４には入力オフセット電圧ＶOSが設定され
ており、反転入力点と非反転入力点に同電位が入力され
ると、第二オペアンプ２３はハイレベルを出力し、第三
オペアンプ２４はロウレベルを出力する。そのため、プ
ッシュプル出力段のｐＭＯＳトランジスタＱP3とｎＭＯ
ＳトランジスタＱN3はオフし、このパワーオペアンプ回
路の出力端子５は電源電圧の半分の電位を出力する。
反転入力端子３の電位とが等しい場合、第一オペアンプ
１０は電源電圧（＝ＶDD）の半分の電位を出力し、その
電位が第二オペアンプ２３と第三オペアンプ２４の反転
入力点に入力される。第二オペアンプ２３と第三オペア
ンプ２４の非反転入力点にはこのパワーオペアンプ回路
の出力端子５の電位がフィードバックされている。仮
に、この電位が電源電圧の半分であったとすると、第
二、第三のオペアンプ２３，２４の反転入力点、非反転
入力点には同じ電位が入力される。第二，第三のオペア
ンプ２３，２４には入力オフセット電圧ＶOSが設定され
ており、反転入力点と非反転入力点に同電位が入力され
ると、第二オペアンプ２３はハイレベルを出力し、第三
オペアンプ２４はロウレベルを出力する。そのため、プ
ッシュプル出力段のｐＭＯＳトランジスタＱP3とｎＭＯ
ＳトランジスタＱN3はオフし、このパワーオペアンプ回
路の出力端子５は電源電圧の半分の電位を出力する。
【０００６】上記の通り、このパワーオペアンプ回路で
はその出力電圧がハイレベル、中間レベル、ロウレベル
のいずれにおいても、ｐＭＯＳトランジスタＱP3または
ｎＭＯＳトランジスタＱN3のどちらかはオフしているた
め、電源端子１からグランド端子２に向かって貫通電流
が流れることはない。すなわちＢ級のパワーアンプを構
成している。
はその出力電圧がハイレベル、中間レベル、ロウレベル
のいずれにおいても、ｐＭＯＳトランジスタＱP3または
ｎＭＯＳトランジスタＱN3のどちらかはオフしているた
め、電源端子１からグランド端子２に向かって貫通電流
が流れることはない。すなわちＢ級のパワーアンプを構
成している。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパワーオペアンプ回路には、入力電圧を急激に
切り換えると貫通電流が流れ、また、クロスオーバー歪
みが大きいという欠点があった。以下に、図９のタイミ
ングチャートと図８の回路図とを参照して、第１の欠点
である貫通電流の発生メカニズムを説明する。入力電圧
がロウレベルからハイレベルに変化すると、第一オペア
ンプ１０の遅延時間と第二、第三のオペアンプ２３，２
４の遅延時間だけ経過した後、プッシュプル出力段のｐ
ＭＯＳトランジスタＱP3のゲート電圧とｎＭＯＳトラン
ジスタＱN3のゲート電圧が図９（ｂ）のようにハイレベ
ルからロウレベルに変化する。入力信号がｐＭＯＳトラ
ジスタＱP3およびｎＭＯＳトラジスタＱN3のゲートに到
達するまでの経路は、いずれの場合もオペアンプ２段を
通過するため、ゲート電圧は同時に変化し始める。オペ
アンプのスルーレイトを１０Ｖ／μｓ、電源電圧ＶDDを
１０Ｖとすると、ゲート電圧が変化し終わるまでの時間
は１μｓとなる。この間、プッシュプル出力段のｐＭＯ
ＳトランジスタとＱP3とｎＭＯＳトランジスタＱN3とは
共にオン状態となる。従って、電源からグランドに向け
て貫通電流が流れてしまう。
た従来のパワーオペアンプ回路には、入力電圧を急激に
切り換えると貫通電流が流れ、また、クロスオーバー歪
みが大きいという欠点があった。以下に、図９のタイミ
ングチャートと図８の回路図とを参照して、第１の欠点
である貫通電流の発生メカニズムを説明する。入力電圧
がロウレベルからハイレベルに変化すると、第一オペア
ンプ１０の遅延時間と第二、第三のオペアンプ２３，２
４の遅延時間だけ経過した後、プッシュプル出力段のｐ
ＭＯＳトランジスタＱP3のゲート電圧とｎＭＯＳトラン
ジスタＱN3のゲート電圧が図９（ｂ）のようにハイレベ
ルからロウレベルに変化する。入力信号がｐＭＯＳトラ
ジスタＱP3およびｎＭＯＳトラジスタＱN3のゲートに到
達するまでの経路は、いずれの場合もオペアンプ２段を
通過するため、ゲート電圧は同時に変化し始める。オペ
アンプのスルーレイトを１０Ｖ／μｓ、電源電圧ＶDDを
１０Ｖとすると、ゲート電圧が変化し終わるまでの時間
は１μｓとなる。この間、プッシュプル出力段のｐＭＯ
ＳトランジスタとＱP3とｎＭＯＳトランジスタＱN3とは
共にオン状態となる。従って、電源からグランドに向け
て貫通電流が流れてしまう。
【０００８】次に、第二の欠点であるクロスオーバー歪
みについて、図８の回路図を参照して説明する。従来の
パワーオペアンプ回路ではＢ級動作させるために、第二
オペアンプ２３と第三オペアンプ２４の入力段に入力オ
フセット電圧ＶOSを設定している。これは第一オペアン
プ１０の出力電圧が電源電圧の半分のときに、第二オペ
アンプ２３の出力をハイレベル、第三オペアンプ２４の
出力をロウレベルにして、プッシュプル出力段を構成す
るｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジス
タＱN3の両方をオフさせるためである。この入力オフセ
ット電圧は通常、２０ｍＶ以上に設定する必要がある。
なぜならば、入力オフセット電圧は製造上のばらつきに
より、２０ｍＶ程度ばらつくからである。この製造上の
ばらつきのため、設計上の入力オフセット電圧は大きめ
に設定しなければならない。このように、入力オフセッ
ト電圧を設定することにより、プッシュプル出力段の貫
通電流は防止できる。ところが、この入力オフセット電
圧の設定は、クロスオーバー歪みが大きくなるという副
作用をもたらす。すなわち、パワーオペアンプ回路の出
力電圧がロウレベルからハイレベルに変化する場合、プ
ッシュプル出力段のトランジスタはｎＭＯＳトランジス
タＱN3からｐＭＯＳトランジスタＱP3に動作が切り替わ
るが、この切り替わる瞬間に両者がオフするため、出力
波形にクロスオーバー歪みが表れるのである。
みについて、図８の回路図を参照して説明する。従来の
パワーオペアンプ回路ではＢ級動作させるために、第二
オペアンプ２３と第三オペアンプ２４の入力段に入力オ
フセット電圧ＶOSを設定している。これは第一オペアン
プ１０の出力電圧が電源電圧の半分のときに、第二オペ
アンプ２３の出力をハイレベル、第三オペアンプ２４の
出力をロウレベルにして、プッシュプル出力段を構成す
るｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジス
タＱN3の両方をオフさせるためである。この入力オフセ
ット電圧は通常、２０ｍＶ以上に設定する必要がある。
なぜならば、入力オフセット電圧は製造上のばらつきに
より、２０ｍＶ程度ばらつくからである。この製造上の
ばらつきのため、設計上の入力オフセット電圧は大きめ
に設定しなければならない。このように、入力オフセッ
ト電圧を設定することにより、プッシュプル出力段の貫
通電流は防止できる。ところが、この入力オフセット電
圧の設定は、クロスオーバー歪みが大きくなるという副
作用をもたらす。すなわち、パワーオペアンプ回路の出
力電圧がロウレベルからハイレベルに変化する場合、プ
ッシュプル出力段のトランジスタはｎＭＯＳトランジス
タＱN3からｐＭＯＳトランジスタＱP3に動作が切り替わ
るが、この切り替わる瞬間に両者がオフするため、出力
波形にクロスオーバー歪みが表れるのである。
【０００９】本発明の電力増幅用の演算増幅回路は、２
つの入力端子に与えられた入力信号を差動増幅する入力
段の差動増幅器と、互いにソース電極を高位電源電位供
給端子に接続されゲート電極どうしを共通接続された第
１，第２のｐチャネル型ＭＯＳ電界効果型トランジスタ
を含み、第１のｐチャネル型ＭＯＳ電界効果型トランジ
スタのゲート電極とドレイン電極とを接続して第１の抵
抗を介して前記差動増幅器の出力点に接続し、第２のｐ
チャネル型ＭＯＳ電界効果型トランジスタのドレイン電
極を第２の抵抗を介してグランド電位供給端子に接続し
た構成の第１のカレントミラー回路と、互いにソース電
極をグランド電位供給端子に接続されゲート電極どうし
を共通接続された第１，第２のｎチャネル型ＭＯＳ電界
効果型トランジスタを含み、第１のｎチャネル型ＭＯＳ
電界効果型トランジスタのゲート電極とドレイン電極と
を接続して第３の抵抗を介して前記差動増幅器の出力点
に接続し、第２のｎチャネル型ＭＯＳ電界効果型トラン
ジスタのドレイン電極を第４の抵抗を介して高位電源電
位供給端子に接続した構成の第２のカレントミラー回路
と、ソース電極が高位電源電位供給端子に接続され、ゲ
ート電極が前記第２のｐチャネル型ＭＯＳ電界効果型ト
ランジスタのドレイン電極に接続され、第１の閾値電圧
を有する第３のｐチャネル型ＭＯＳ電界効果型トランジ
スタと、ソース電極がグランド電位供給端子に接続さ
れ、ゲート電極が前記第２のｎチャネル型ＭＯＳ電界効
果型トランジスタのドレイン電極に接続され、第２の閾
値電圧を有する第３のｎチャネル型ＭＯＳ電界効果型ト
ランジスタとを、互いのドレイン電極どうしを接続して
直列に接続しその直列接続点を出力点としたプッシュプ
ル構成の出力段とを備え、前記第１の抵抗と前記第２の
抵抗の値は、前記差動増幅器が高位電源電位とグランド
電位との中間電位を出力する際に、前記第３のｐチャネ
ル型MOS電界効果トランジスタのゲート電極に前記第１
の閾値電圧と等しい電圧を供給するように設定されてい
ると共に、前記第３の抵抗と前記第４の抵抗の値は、前
記差動増幅器が中間電位を出力する際に、前記第４のｎ
チャネル型MOS電界効果トランジスタのゲート電極に前
記第２の閾値電圧と等しい電圧を供給するように設定さ
れていることを特徴とする。
つの入力端子に与えられた入力信号を差動増幅する入力
段の差動増幅器と、互いにソース電極を高位電源電位供
給端子に接続されゲート電極どうしを共通接続された第
１，第２のｐチャネル型ＭＯＳ電界効果型トランジスタ
を含み、第１のｐチャネル型ＭＯＳ電界効果型トランジ
スタのゲート電極とドレイン電極とを接続して第１の抵
抗を介して前記差動増幅器の出力点に接続し、第２のｐ
チャネル型ＭＯＳ電界効果型トランジスタのドレイン電
極を第２の抵抗を介してグランド電位供給端子に接続し
た構成の第１のカレントミラー回路と、互いにソース電
極をグランド電位供給端子に接続されゲート電極どうし
を共通接続された第１，第２のｎチャネル型ＭＯＳ電界
効果型トランジスタを含み、第１のｎチャネル型ＭＯＳ
電界効果型トランジスタのゲート電極とドレイン電極と
を接続して第３の抵抗を介して前記差動増幅器の出力点
に接続し、第２のｎチャネル型ＭＯＳ電界効果型トラン
ジスタのドレイン電極を第４の抵抗を介して高位電源電
位供給端子に接続した構成の第２のカレントミラー回路
と、ソース電極が高位電源電位供給端子に接続され、ゲ
ート電極が前記第２のｐチャネル型ＭＯＳ電界効果型ト
ランジスタのドレイン電極に接続され、第１の閾値電圧
を有する第３のｐチャネル型ＭＯＳ電界効果型トランジ
スタと、ソース電極がグランド電位供給端子に接続さ
れ、ゲート電極が前記第２のｎチャネル型ＭＯＳ電界効
果型トランジスタのドレイン電極に接続され、第２の閾
値電圧を有する第３のｎチャネル型ＭＯＳ電界効果型ト
ランジスタとを、互いのドレイン電極どうしを接続して
直列に接続しその直列接続点を出力点としたプッシュプ
ル構成の出力段とを備え、前記第１の抵抗と前記第２の
抵抗の値は、前記差動増幅器が高位電源電位とグランド
電位との中間電位を出力する際に、前記第３のｐチャネ
ル型MOS電界効果トランジスタのゲート電極に前記第１
の閾値電圧と等しい電圧を供給するように設定されてい
ると共に、前記第３の抵抗と前記第４の抵抗の値は、前
記差動増幅器が中間電位を出力する際に、前記第４のｎ
チャネル型MOS電界効果トランジスタのゲート電極に前
記第２の閾値電圧と等しい電圧を供給するように設定さ
れていることを特徴とする。
【００１０】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照して、本実施例のパワーオペ
アンプ回路は、オペアンプ１０と第一カレントミラー回
路６と第二カレントミラー回路７とプッシュプル出力段
１９とから構成される。第一カレントミラー回路６は、
ｐＭＯＳトランジスタ対ＱP1，ＱP2と、抵抗対Ｒ1 ，Ｒ
2 とから構成される。第二カレントミラー回路７は、ｎ
ＭＯＳトランジスタ対ＱN1，ＱN2と、抵抗対Ｒ3 ，Ｒ4
とから構成される。プッシュプル出力段１９は、ｐＭＯ
ＳトランジスタＱP3とｎＭＯＳトランジスタＱN3とから
構成される。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照して、本実施例のパワーオペ
アンプ回路は、オペアンプ１０と第一カレントミラー回
路６と第二カレントミラー回路７とプッシュプル出力段
１９とから構成される。第一カレントミラー回路６は、
ｐＭＯＳトランジスタ対ＱP1，ＱP2と、抵抗対Ｒ1 ，Ｒ
2 とから構成される。第二カレントミラー回路７は、ｎ
ＭＯＳトランジスタ対ＱN1，ＱN2と、抵抗対Ｒ3 ，Ｒ4
とから構成される。プッシュプル出力段１９は、ｐＭＯ
ＳトランジスタＱP3とｎＭＯＳトランジスタＱN3とから
構成される。
【００１１】オペアンプ１０の出力点は、第一カレント
ミラー回路６と第二カレントミラー回路７の入力点に接
続される。第一カレントミラー回路６の出力点はプッシ
ュプル出力段１９を構成するｐＭＯＳトランジスタＱP3
のゲート電極に接続される。第二カレントミラー回路７
の出力点はプッシュプル出力段１９を構成するｎＭＯＳ
トランジスタＱN3のゲート電極に接続される。
ミラー回路６と第二カレントミラー回路７の入力点に接
続される。第一カレントミラー回路６の出力点はプッシ
ュプル出力段１９を構成するｐＭＯＳトランジスタＱP3
のゲート電極に接続される。第二カレントミラー回路７
の出力点はプッシュプル出力段１９を構成するｎＭＯＳ
トランジスタＱN3のゲート電極に接続される。
【００１２】オペアンプ１０の一例の回路図を、図２に
示す。
示す。
【００１３】以下に、本実施例の動作について説明す
る。オペアンプ１０の反転入力端子４の電位（ＩＮ- ）
を固定し、非反転入力端子３の電位（ＩＮ+ ）を反転入
力端子４の電位よりも高くすると、ハイレベルが出力さ
れる。そのハイレベル信号は第一カレントミラー回路６
と第二カレントミラー回路７の入力点に入力される。第
一カレントミラー回路６はロウレベルを出力し、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3をオンさせ
る。第二カレントミラー回路７はロウレベルを出力し、
プッシュプル出力段のｎＭＯＳトランジスタＱN3をオフ
させる。その結果、パワーアンプの出力端子５の出力Ｏ
ＵＴはハイレベルとなる。
る。オペアンプ１０の反転入力端子４の電位（ＩＮ- ）
を固定し、非反転入力端子３の電位（ＩＮ+ ）を反転入
力端子４の電位よりも高くすると、ハイレベルが出力さ
れる。そのハイレベル信号は第一カレントミラー回路６
と第二カレントミラー回路７の入力点に入力される。第
一カレントミラー回路６はロウレベルを出力し、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3をオンさせ
る。第二カレントミラー回路７はロウレベルを出力し、
プッシュプル出力段のｎＭＯＳトランジスタＱN3をオフ
させる。その結果、パワーアンプの出力端子５の出力Ｏ
ＵＴはハイレベルとなる。
【００１４】オペアンプ１０の非反転入力端子３の電位
（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）よりも低
くすると、上記とは逆の動作によりパワーアンプの出力
端子５の出力ＯＵＴはロウレベルとなる。
（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）よりも低
くすると、上記とは逆の動作によりパワーアンプの出力
端子５の出力ＯＵＴはロウレベルとなる。
【００１５】次に、オペアンプ１０の反転入力端子４と
非反転入力端子３の電位が等しい場合の動作について、
図３の回路図を参照して説明する。説明を簡単にするた
め電源電圧はＶDD＝１０Ｖ、各トランジスタのしきい値
電圧Ｖt は１Ｖとする。オペアンプ１０の反転入力端子
４と非反転入力端子３の電位が等しいと、オペアンプ１
０は電源電圧ＶDD（＝１０Ｖ）の半分の電位、すなわち
５Ｖを出力する。このとき、第一カレントミラー回路６
を構成するｐＭＯＳトランジスタＱP1と抵抗Ｒ1 には、
それぞれ１Ｖと４Ｖが印加される。ｐＭＯＳトランジス
タＱP1，ＱP2がカレントミラーを構成しているため、ト
ランジスタサイズを等しくすると、抵抗Ｒ1 と抵抗Ｒ2
には同じ大きさの電流が流れる。そこで、抵抗Ｒ1 と抵
抗Ｒ2 の抵抗値の比を４対９に設定しておくと、抵抗Ｒ
2 には９Ｖが印加される。又、プッシュプル出力段を構
成するｐＭＯＳトランジスタＱP3のゲートには１Ｖが印
加され、このトランジスタＱP3はちょうどオンし始めの
状態となる。
非反転入力端子３の電位が等しい場合の動作について、
図３の回路図を参照して説明する。説明を簡単にするた
め電源電圧はＶDD＝１０Ｖ、各トランジスタのしきい値
電圧Ｖt は１Ｖとする。オペアンプ１０の反転入力端子
４と非反転入力端子３の電位が等しいと、オペアンプ１
０は電源電圧ＶDD（＝１０Ｖ）の半分の電位、すなわち
５Ｖを出力する。このとき、第一カレントミラー回路６
を構成するｐＭＯＳトランジスタＱP1と抵抗Ｒ1 には、
それぞれ１Ｖと４Ｖが印加される。ｐＭＯＳトランジス
タＱP1，ＱP2がカレントミラーを構成しているため、ト
ランジスタサイズを等しくすると、抵抗Ｒ1 と抵抗Ｒ2
には同じ大きさの電流が流れる。そこで、抵抗Ｒ1 と抵
抗Ｒ2 の抵抗値の比を４対９に設定しておくと、抵抗Ｒ
2 には９Ｖが印加される。又、プッシュプル出力段を構
成するｐＭＯＳトランジスタＱP3のゲートには１Ｖが印
加され、このトランジスタＱP3はちょうどオンし始めの
状態となる。
【００１６】一方、第二カレントミラー回路７を構成す
るｎＭＯＳトランジスタＱN1と抵抗Ｒ3 には、それぞれ
１Ｖと４Ｖが印加される。ｎＭＯＳトランジスタＱN1，
ＱN2がカレントミラーを構成しているため、トランジス
タサイズを等しくすると抵抗Ｒ3 と抵抗Ｒ4 には同じ大
きさの電流が流れる。そこで、抵抗Ｒ3 と抵抗Ｒ4 との
抵抗値の比を４対９に設定しておくと、抵抗Ｒ4 には９
Ｖが印加される。又、プッシュプル出力段を構成するｎ
ＭＯＳトランジスタＱN3のゲートには１Ｖが印加され、
このトランジスタＱN3はちょうどオフし始めの状態とな
る。ｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジ
スタＱN3の両方がまだ完全にオンしていないため、貫通
電流が流れることはない。このとき、このパワーオペア
ンプ回路は電源電圧の半分の電位を出力する。
るｎＭＯＳトランジスタＱN1と抵抗Ｒ3 には、それぞれ
１Ｖと４Ｖが印加される。ｎＭＯＳトランジスタＱN1，
ＱN2がカレントミラーを構成しているため、トランジス
タサイズを等しくすると抵抗Ｒ3 と抵抗Ｒ4 には同じ大
きさの電流が流れる。そこで、抵抗Ｒ3 と抵抗Ｒ4 との
抵抗値の比を４対９に設定しておくと、抵抗Ｒ4 には９
Ｖが印加される。又、プッシュプル出力段を構成するｎ
ＭＯＳトランジスタＱN3のゲートには１Ｖが印加され、
このトランジスタＱN3はちょうどオフし始めの状態とな
る。ｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジ
スタＱN3の両方がまだ完全にオンしていないため、貫通
電流が流れることはない。このとき、このパワーオペア
ンプ回路は電源電圧の半分の電位を出力する。
【００１７】上記の通り、本実施例のパワーオペアンプ
回路は、出力電圧がハイレベル、中間レベル、ロウレベ
ルのいずれにおいても、ｐＭＯＳトランジスタＱP3また
はｎＭＯＳトランジスタＱN3のどちらかはオフしている
ため、電源端子１からグランド端子２に向かって貫通電
流が流れることはない。すなわちＢ級のパワーアンプを
構成している。
回路は、出力電圧がハイレベル、中間レベル、ロウレベ
ルのいずれにおいても、ｐＭＯＳトランジスタＱP3また
はｎＭＯＳトランジスタＱN3のどちらかはオフしている
ため、電源端子１からグランド端子２に向かって貫通電
流が流れることはない。すなわちＢ級のパワーアンプを
構成している。
【００１８】次に、図４のタイミングチャートと図１の
回路図とを参照して、入力電圧を急激に切り替えたとき
の動作について説明する。オペアンプ１０の出力電圧は
図４（ａ）に示すとおり、スルーレイトで決まる傾きを
持ってロウレベルからハイレベルに変化する。このオペ
アンプ１０の出力電圧は第一カレントミラー回路６と第
二カレントミラー回路７に入力される。第一カレントミ
ラー回路６の出力はプッシュプル出力段のｐＭＯＳトラ
ンジスタＱP3のゲートを駆動する。第二カレントミラー
回路７の出力はプッシュプル出力段のｎＭＯＳトランジ
スタＱN3のゲートを駆動する。
回路図とを参照して、入力電圧を急激に切り替えたとき
の動作について説明する。オペアンプ１０の出力電圧は
図４（ａ）に示すとおり、スルーレイトで決まる傾きを
持ってロウレベルからハイレベルに変化する。このオペ
アンプ１０の出力電圧は第一カレントミラー回路６と第
二カレントミラー回路７に入力される。第一カレントミ
ラー回路６の出力はプッシュプル出力段のｐＭＯＳトラ
ンジスタＱP3のゲートを駆動する。第二カレントミラー
回路７の出力はプッシュプル出力段のｎＭＯＳトランジ
スタＱN3のゲートを駆動する。
【００１９】オペアンプ１０の出力電圧が電源電圧ＶDD
の半分になったとき、図４（ｂ）に示すとおり、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3のゲート電圧
はＶDD−Ｖｔとなっており、このｐＭＯＳトランジスタ
ＱP3はオンし始めの状態となっている。一方、プッシュ
プル出力段のｎＭＯＳトランジスタＱN3のゲート電圧は
グランドレベルとなっており、このｎＭＯＳトランジス
タＱN3はオフし始めの状態となっている。ｐＭＯＳトラ
ンジスタＱP3およびｎＭＯＳトランジスタＱN3とも、オ
フ状態とオン状態との境界にあるため、図４（ｃ）に示
すとおり、貫通電流が流れることはない。
の半分になったとき、図４（ｂ）に示すとおり、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3のゲート電圧
はＶDD−Ｖｔとなっており、このｐＭＯＳトランジスタ
ＱP3はオンし始めの状態となっている。一方、プッシュ
プル出力段のｎＭＯＳトランジスタＱN3のゲート電圧は
グランドレベルとなっており、このｎＭＯＳトランジス
タＱN3はオフし始めの状態となっている。ｐＭＯＳトラ
ンジスタＱP3およびｎＭＯＳトランジスタＱN3とも、オ
フ状態とオン状態との境界にあるため、図４（ｃ）に示
すとおり、貫通電流が流れることはない。
【００２０】従来のパワーオペアンプ回路では、入力オ
フセット電圧を設定してプッシュプル出力段のトランジ
スタが両方ともオフの状態を作り出して貫通電流を防止
していた。これに対し、本実施例のパワーオペアンプ回
路では、カレントミラー回路の抵抗値を調整し、プッシ
ュプル出力段のトランジスタが両方ともオンし始めの状
態を作り出して、貫通電流を防止している。従って、両
方のトランジスタが同時にオフしている期間が無く、ク
ロスオーバー歪みを低減できる。
フセット電圧を設定してプッシュプル出力段のトランジ
スタが両方ともオフの状態を作り出して貫通電流を防止
していた。これに対し、本実施例のパワーオペアンプ回
路では、カレントミラー回路の抵抗値を調整し、プッシ
ュプル出力段のトランジスタが両方ともオンし始めの状
態を作り出して、貫通電流を防止している。従って、両
方のトランジスタが同時にオフしている期間が無く、ク
ロスオーバー歪みを低減できる。
【００２１】次に、本発明の第２の実施例について、説
明する。図５は、本発明の第２の実施例のパワーオペア
ンプ回路の回路図である。図１の実施例では、第一のカ
レントミラー回路６を構成する抵抗Ｒ2 と第二カレント
ミラー回路７を構成する抵抗Ｒ4 とを別々に構成してい
たが、この第２の実施例では抵抗Ｒ5 として共通化して
いる。抵抗Ｒ5 の値を図１におけるＲ2 の値または抵抗
Ｒ4 の値と同じにすれば、抵抗の数が減りチップ面積を
小さくできるとともに、カレントミラー回路部での消費
電流を低減することができる。
明する。図５は、本発明の第２の実施例のパワーオペア
ンプ回路の回路図である。図１の実施例では、第一のカ
レントミラー回路６を構成する抵抗Ｒ2 と第二カレント
ミラー回路７を構成する抵抗Ｒ4 とを別々に構成してい
たが、この第２の実施例では抵抗Ｒ5 として共通化して
いる。抵抗Ｒ5 の値を図１におけるＲ2 の値または抵抗
Ｒ4 の値と同じにすれば、抵抗の数が減りチップ面積を
小さくできるとともに、カレントミラー回路部での消費
電流を低減することができる。
【００２２】次に、本発明の第３の実施例について、説
明する。図６は、本発明の第３の実施例のパワーオペア
ンプ回路の回路図である。この実施例では、第一カレン
トミラー回路６とプッシュプル出力段のｐＭＯＳトラン
ジスタＱP3との間にバッファ２１を挿入し、第二カレン
トミラー回路７とプッシュプル出力段のｎＭＯＳトラン
ジスタＱN3との間にバッファ２２を挿入している。バッ
ファ２１とバッファ２２の回路図を図７（ａ），（ｂ）
に示す。バッファ２１はｐＭＯＳトランジスタ構成のソ
ースフォロワバッファであり、バッファ２２はｎＭＯＳ
トランジスタ構成のソースフォロワバッファである。こ
れらのバッファを挿入することにより、カレントミラー
回路の駆動能力が小さくても大きな出力トランジスタを
駆動することが可能となり、チップ面積を小さく抑える
ことができるとともに、カレントミラー回路での消費電
流を小さく抑えることが可能となる。
明する。図６は、本発明の第３の実施例のパワーオペア
ンプ回路の回路図である。この実施例では、第一カレン
トミラー回路６とプッシュプル出力段のｐＭＯＳトラン
ジスタＱP3との間にバッファ２１を挿入し、第二カレン
トミラー回路７とプッシュプル出力段のｎＭＯＳトラン
ジスタＱN3との間にバッファ２２を挿入している。バッ
ファ２１とバッファ２２の回路図を図７（ａ），（ｂ）
に示す。バッファ２１はｐＭＯＳトランジスタ構成のソ
ースフォロワバッファであり、バッファ２２はｎＭＯＳ
トランジスタ構成のソースフォロワバッファである。こ
れらのバッファを挿入することにより、カレントミラー
回路の駆動能力が小さくても大きな出力トランジスタを
駆動することが可能となり、チップ面積を小さく抑える
ことができるとともに、カレントミラー回路での消費電
流を小さく抑えることが可能となる。
【００２３】
【発明の効果】以上説明したように、本発明による電力
増幅用の演算増幅回路は、差動増幅器により構成される
入力段と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタからなるプッシュプル構成の出力段とを含んで成る
演算増幅回路に対して、差動増幅器の出力点からｐＭＯ
Ｓトランジスタに至る信号伝達経路中に、高位電源電位
を基準とした差動増幅器の出力電圧をグランド電位を基
準とする電圧に反転し、その反転後の信号でプッシュプ
ル出力段のｐＭＯＳトランジスタを駆動する電圧反転手
段と、差動増幅器の出力点からｎＭＯＳトランジスタに
至る信号伝達経路中に、グランド電位を基準とした差動
増幅器の出力電圧を高位電源電位を基準とする電圧に反
転し、その反転後の信号でプッシュプル出力段のｎＭＯ
Ｓトランジスタを駆動する電圧反転手段とを設けて、プ
ッシュプル出力段のトランジスタの一方がオンし始め、
他方がオフし始める状態を作り出している。
増幅用の演算増幅回路は、差動増幅器により構成される
入力段と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタからなるプッシュプル構成の出力段とを含んで成る
演算増幅回路に対して、差動増幅器の出力点からｐＭＯ
Ｓトランジスタに至る信号伝達経路中に、高位電源電位
を基準とした差動増幅器の出力電圧をグランド電位を基
準とする電圧に反転し、その反転後の信号でプッシュプ
ル出力段のｐＭＯＳトランジスタを駆動する電圧反転手
段と、差動増幅器の出力点からｎＭＯＳトランジスタに
至る信号伝達経路中に、グランド電位を基準とした差動
増幅器の出力電圧を高位電源電位を基準とする電圧に反
転し、その反転後の信号でプッシュプル出力段のｎＭＯ
Ｓトランジスタを駆動する電圧反転手段とを設けて、プ
ッシュプル出力段のトランジスタの一方がオンし始め、
他方がオフし始める状態を作り出している。
【００２４】これにより本発明によれば、両方のトラン
ジスタが同時にオフ状態にある期間を無くし、クロスオ
ーバー歪みを低減できる。又、入力電圧を急激に切り換
えたときの貫通電流発生を防止できる。
ジスタが同時にオフ状態にある期間を無くし、クロスオ
ーバー歪みを低減できる。又、入力電圧を急激に切り換
えたときの貫通電流発生を防止できる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路図中の、オペアンプ１０の一例
の回路図である。
の回路図である。
【図３】図１に示す回路において２つの入力端子３，４
の電圧が等しいときの、回路の電圧分布の状態を示す図
である。
の電圧が等しいときの、回路の電圧分布の状態を示す図
である。
【図４】図１に示す回路において入力電圧を急激に切り
換えたときの動作を説明するための、タイミングチャー
ト図である。
換えたときの動作を説明するための、タイミングチャー
ト図である。
【図５】本発明の第２の実施例の回路図である。
【図６】本発明の第３の実施例の回路図である。
【図７】図６に示す回路図中の、バッファ２１及びバッ
ファ２２それぞれの一例の回路図である。
ファ２２それぞれの一例の回路図である。
【図８】従来のパワーオペアンプ回路の一例の回路図で
ある。
ある。
【図９】図８に示す回路の動作タイミングチャート図で
ある。
ある。
１ 電源端子 ２ グランド端子 ３，４ 入力端子 ５ 出力端子 ６，７ カレントミラー回路 １０ オペアンプ １９ 出力段
Claims (2)
- 【請求項１】 ２つの入力端子に与えられた入力信号を
差動増幅する入力段の差動増幅器と、 互いにソース電極を高位電源電位供給端子に接続されゲ
ート電極どうしを共通接続された第１，第２のｐチャネ
ル型ＭＯＳ電界効果型トランジスタを含み、第１のｐチ
ャネル型ＭＯＳ電界効果型トランジスタのゲート電極と
ドレイン電極とを接続して第１の抵抗を介して前記差動
増幅器の出力点に接続し、第２のｐチャネル型ＭＯＳ電
界効果型トランジスタのドレイン電極を第２の抵抗を介
してグランド電位供給端子に接続した構成の第１のカレ
ントミラー回路と、 互いにソース電極をグランド電位供給端子に接続されゲ
ート電極どうしを共通接続された第１，第２のｎチャネ
ル型ＭＯＳ電界効果型トランジスタを含み、第１のｎチ
ャネル型ＭＯＳ電界効果型トランジスタのゲート電極と
ドレイン電極とを接続して第３の抵抗を介して前記差動
増幅器の出力点に接続し、第２のｎチャネル型ＭＯＳ電
界効果型トランジスタのドレイン電極を第４の抵抗を介
して高位電源電位供給端子に接続した構成の第２のカレ
ントミラー回路と、 ソース電極が高位電源電位供給端子に接続され、ゲート
電極が前記第２のｐチャネル型ＭＯＳ電界効果型トラン
ジスタのドレイン電極に接続され、第１の閾値電圧を有
する第３のｐチャネル型ＭＯＳ電界効果型トランジスタ
と、ソース電極がグランド電位供給端子に接続され、ゲ
ート電極が前記第２のｎチャネル型ＭＯＳ電界効果型ト
ランジスタのドレイン電極に接続され、第２の閾値電圧
を有する第３のｎチャネル型ＭＯＳ電界効果型トランジ
スタとを、互いのドレイン電極どうしを接続して直列に
接続しその直列接続点を出力点としたプッシュプル構成
の出力段とを備え、前記第１の抵抗と前記第２の抵抗の
値は、前記差動増幅器が高位電源電位とグランド電位と
の中間電位を出力する際に、前記第３のｐチャネル型MO
S電界効果トランジスタのゲート電極に前記第１の閾値
電圧と等しい電圧を供給するように設定されていると共
に、前記第３の抵抗と前記第４の抵抗の値は、前記差動
増幅器が中間電位を出力する際に、前記第４のｎチャネ
ル型MOS電界効果トランジスタのゲート電極に前記第２
の閾値電圧と等しい電圧を供給するように設定されてい
ることを特徴とする 演算増幅回路。 - 【請求項２】 請求項１記載の演算増幅回路において、 前記第２のｐチャネル型ＭＯＳ電界効果型トランジスタ
のドレイン電極からの信号を、前記第３のｐチャネル型
ＭＯＳ電界効果型トランジスタのゲート電極に直接伝達
するのに替えて、ｐチャネル型ＭＯＳ電界効果型トラン
ジスタで構成されるソースフォロワバッファを介して伝
達し、 前記第２のｎチャネル型ＭＯＳ電界効果型トランジスタ
のドレイン電極からの信号を、前記第３のｎチャネル型
ＭＯＳ電界効果型トランジスタのゲート電極に直接伝達
するのに替えて、ｎチャネル型ＭＯＳ電界効果型トラン
ジスタで構成されるソースフォロワバッファを介して伝
達するように構成したことを特徴とする 演算増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096464A JP3033673B2 (ja) | 1995-04-21 | 1995-04-21 | 電力増幅用の演算増幅回路 |
| US08/633,969 US5754078A (en) | 1995-04-21 | 1996-04-19 | Operational amplifier for class B amplification |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096464A JP3033673B2 (ja) | 1995-04-21 | 1995-04-21 | 電力増幅用の演算増幅回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109679A Division JPH10313587A (ja) | 1998-04-20 | 1998-04-20 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293740A JPH08293740A (ja) | 1996-11-05 |
| JP3033673B2 true JP3033673B2 (ja) | 2000-04-17 |
Family
ID=14165760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096464A Expired - Lifetime JP3033673B2 (ja) | 1995-04-21 | 1995-04-21 | 電力増幅用の演算増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5754078A (ja) |
| JP (1) | JP3033673B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2308027B (en) * | 1995-12-06 | 2000-05-10 | Plessey Semiconductors Ltd | Integrated circuit output buffer |
| JPH10190373A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 増幅回路 |
| KR100287280B1 (ko) * | 1997-12-17 | 2001-04-16 | 윤덕용 | 보상소자를 이용한 병렬 푸시풀 증폭기 |
| JP3150101B2 (ja) * | 1998-04-20 | 2001-03-26 | 日本電気アイシーマイコンシステム株式会社 | 演算増幅回路 |
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| EP1001535B1 (en) * | 1998-11-10 | 2005-01-26 | STMicroelectronics S.r.l. | Circuit for controlling the slew rate of the output voltage of a driver in push-pull configuration |
| DE50010799D1 (de) * | 1999-05-07 | 2005-09-01 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung eines Halbleiterschalters |
| JP3482908B2 (ja) * | 1999-05-26 | 2004-01-06 | 日本電気株式会社 | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 |
| GB9926956D0 (en) | 1999-11-13 | 2000-01-12 | Koninkl Philips Electronics Nv | Amplifier |
| AU1658301A (en) | 1999-11-17 | 2001-05-30 | Apex Microtechnology Corporation | Multi-stage amplifier circuit |
| JP2001308653A (ja) | 2000-04-26 | 2001-11-02 | Nippon Precision Circuits Inc | 増幅器 |
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| JP4677120B2 (ja) * | 2001-04-26 | 2011-04-27 | 新日本無線株式会社 | モータ制御回路 |
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| KR100437862B1 (ko) * | 2002-06-18 | 2004-06-30 | 주식회사 오닉스테크놀로지스 | 피채널 전계효과트랜지스터 구동 회로 |
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| JP4023276B2 (ja) | 2002-09-30 | 2007-12-19 | 株式会社デンソー | 駆動回路 |
| KR100485796B1 (ko) * | 2003-01-23 | 2005-04-28 | 삼성전자주식회사 | 부스팅 회로 |
| US7429972B2 (en) * | 2003-09-10 | 2008-09-30 | Samsung Electronics Co., Ltd. | High slew-rate amplifier circuit for TFT-LCD system |
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| US7362084B2 (en) * | 2005-03-14 | 2008-04-22 | Silicon Storage Technology, Inc. | Fast voltage regulators for charge pumps |
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| US7629849B1 (en) * | 2008-06-02 | 2009-12-08 | Mediatek Singapore Pte Ltd. | Driving amplifier circuit with digital control |
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| CN116015234A (zh) * | 2022-11-30 | 2023-04-25 | 华东光电集成器件研究所 | 一种静电型moems振镜高压驱动运放电路 |
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1995
- 1995-04-21 JP JP7096464A patent/JP3033673B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-19 US US08/633,969 patent/US5754078A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5754078A (en) | 1998-05-19 |
| JPH08293740A (ja) | 1996-11-05 |
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