JP3026593B2 - 半導体装置の基板電圧発生回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の回路に関し、特に半導体装置
に内蔵された基板電圧発生回路に関するものである。

（従来の技術） 最近半導体装置が漸次高集積化されながら、これとは
反対にトランジスタの大きさは微細化される傾向にあ
る。トランジスタは微細化されることによって電源電圧
などに対する信頼性が低下されると共に集積回路の電力
消耗が増加する。従って、半導体装置は、MOSトランジ
スタ（金属酸化シリコントランジスタ）のスレッショル
ド電圧の安定化、接合容量の減少、寄生トランジスタの
防止及び外部TTL（トランジスタ−トランジスタロジッ
ク）のアンダシュートによる誤動作の防止のために基板
電圧発生回路を内蔵している。基板電圧発生には２つの
方法がある。一つは、上記基板電圧を発生する基板の電
圧を感知して電圧ポンピングを調節する方法であり、他
は、RAS（ローアドレスストローブ）信号のレベル状態
を感知してポンピング容量を調節する方法である。

しかし、従来の基板電圧発生回路は高温で動作特性が
悪くなって基板電圧が不安定化する。特にCMOS集積回路
の場合にはラッチアップ特性が悪くなる。高温にての動
作特性の劣化は主に発振部によるもので、温度が上昇す
るにつれて、キャリア移動度が減少することによりCMOS
トランジスタのオン抵抗値が増大し、発振部の動作速度
が遅延され、これによる発振周期が長くなって基板電圧
が変わる。そして、半導体装置の大きさが小さくなるこ
とによって基板電圧発生回路の駆動能力が減少するの
で、誤動作が容易に発生して信頼性が低下する問題点が
ある。

また、半導体基板には基板電圧発生回路が内蔵されて
いるので、待機状態でも電力消耗は大きくなる。

従って、この発明の目的は駆動能力が向上され、かつ
基板電圧が安定である基板電圧発生回路を提供すること
にある。

また、この発明の他の目的は半導体装置の待機状態時
に電力消耗を減少させることのできる基板電圧発生回路
を提供することにある。

また、この発明の他の目的は温度が変化しても駆動能
力が変化せず、高温での半導体装置の信頼性が向上され
た基板電圧発生回路を提供することである。

［発明の構成］ （課題を解決するための手段） 上記課題を解決するための本発明の半導体装置の基板
電圧発生回路は、温度変動による抵抗値変化が補償さ
れ、もって不変の発振周期を有する発振信号を発生する
発振部と、前記発振部にて発生された発振信号を入力
し、互いに180゜の位相差を持つクロック信号を出力す
る電圧ポンプ駆動部と、前記電圧ポンプ駆動部のクロッ
ク信号群を入力させ基板電圧を発生する電圧ポンプ部
と、前記電圧ポンプ部の出力を感知して基板電圧が所定
電位を維持しない時のクロック信号を出力するレベル感
知部と、前記レベル感知部のクロック信号によって上記
発振部にバイアス電圧を印加する発振駆動部とから構成
されたことを特徴とする。

（実施例） 以下、この発明を添付した図面を参照して詳細に説明
する。

第１図はこの発明による基板電圧発生回路のブロック
図である。上記基板電圧発生回路は発振部10、電圧ポン
プ駆動部20、電圧ポンプ部30、レベル感知部40及び発振
駆動部50から構成される。上記基板電圧発生回路では、
発振部10は、温度変動による抵抗値変動を補償すること
により不変の発振周期を有する発振信号φOSCを発生
し、電圧ポンプ駆動部20は上記所定の発振信号φOSCを
入力し所定の遅延時間の経過後互いに反転されたクロッ
クCK, を発生する。

電圧ポンプ部30は反転されたクロックCK, を入力させ負の基板電圧V_BBを発生する。また上記レベ
ル感知部40は上記電圧ポンプ部30が発生した基板電圧V
_BBの状態を感知し、発振駆動部50は上記感知された基板
電圧V_BBの電圧が所定の電圧値でない場合動作して上記
発振部10へバイアス電圧V_OP,V_ONを出力する。

第２図は上記第１図中の発振部10の詳細回路図であ
る。上記発振部10は奇数個のインバータI₁からI_nが直列
連結されてリングオシレータを構成する。上記インバー
タI1〜Inと電源電圧端子V_CCとの間にはPMOSトランジス
タMP₁〜MP_n,RP₁〜RP_nが連結され、インバータI₁からI_n
と接地端子間にはNMOSトランジスタMN₁〜MN_n、RN₁〜RN_n
が連結されている。

第３図は上記第１図の電圧ポンプ駆動部20の詳細回路
図である。上記電圧ポンプ駆動部20は上記発振部10から
出力される発振信号φOSCを入力し、バッファリングす
るインバータI_n＋1,I_n＋２と、このインバータI_n＋1,I_n
＋２を通過した信号を所定時間だけ遅延させる遅延手段
25と、この遅延手段25の出力が一方側の入力端に接続さ
れ、インバータI_n＋２の出力が他方の側の入力端に接続
され、クロック信号CK, を各々出力するORゲート及びNANDゲートとから構成され
る。

上記発振部10から、所定周期を持つ発振信号φOSCの
Ｈレベルが入力されると、この信号は、インバータI_n＋
1,I_n＋２によってバッファリングされて、ORゲート及び
NANDゲートの各々の一方側の入力端子と遅延手段25とに
入力される。また、上記遅延手段25を通過して所定時間
遅延された信号はORゲート及びNANDゲートの他方側の入
力端子に入力される。従って、前記ORゲートは、前記イ
ンバータI_n＋1,I_n＋２によってバッファリングされた信
号の上昇エッジにより上昇して遅延手段25出力信号の下
降エッジにより下降するＨ状態のクロック信号CKを出力
する。また、上記NANDゲートは上記遅延手段25出力の上
昇エッジにより下降し、インバータI_n＋1,I_n＋２によっ
てバッファリングされた信号の下降エッジにより上昇す
るのクロック信号 を出力する。即ち、上記ORゲートにおいて、発振部10の
出力信号より遅延手段25の遅延時間だけ長い周期を持つ
クロック信号CKが出力され、NANDゲートでは遅延時間だ
け短い周期を持つクロック信号 が出力される。また、上記ORゲート及びNANDゲートは、
発振部10で発振信号φOSCからＬレベルが出力されると
き、上記Ｈレベルが出力される時と反対のクロック信号 CKを出力する。これにより上記クロック信号 CKは同時にロウ状態にならない。

第４図は第１図の電圧ポンプ30の詳細回路図である。
上記電圧ポンプ部30は上記電圧ポンプ駆動部20から出力
されるクロック信号CK, を入力しポンピングキャパシタの役割をするPMOSトラン
ジスタPM1〜PM4と；基板電圧ノード39にソースが持続さ
れ、負の電圧でポンピングされたノード31,37にゲート
とドレーンが共通接続され、ダイオードの役割をするPM
OSトランジスタPM5,PM10と；ソースが上記ノード31,37
に各々接続され、ドレーンが接地され、ゲートが上記PM
OSトランジスタPM2,PM3のゲートに接続され、上記PMOS
トランジスタPM5,PM10によって基板電圧ノード39から流
れる基板電流を接地端子へ送るPMOSトランジスタPM6,PM
9と；ゲートとソースとが共通に接続されて接地され、
ドレーンが上記PMOSトランジスタPM6,PM9のゲートに接
続され、上記PMOSトランジスタPM6,PM9のゲート電圧が
スレッショルド電圧より高まることを防止するダイオー
ド連結のPMOSトランジスタPM7,PM8と；から構成され
る。また上記PMOSトランジスタPM1〜PM4はキャパシタの
構成時ソース及びドレーンが連結される端子に電圧ポン
プ駆動部20から出力されるクロック信号CK, が入力されるように構成される。

上記に於いて、発振部10から発振信号φOSCがＨレベ
ルで出力されると、電圧ポンプ部30には電圧ポンプ駆動
部20からＨ状態のクロック信号CKと、所定時間遅延され
たＬ状態のクロック信号 とが入力される。前記クロック信号CK及び はポンピングキャパシタとしてのPMOSトランジスタPM1,
PM3及びPM2,PM4に各々入力される。従ってPMOSトランジ
スタPM2,PM4のポンピングキャパシタンスによってノー
ド33,37は負の電圧−V_CCになる。また、ノード31はPMOS
トランジスタPM1及びPM6によって接地電位で、ノード35
はPMOSトランジスタPM3及びPM8によってスレッショルド
電圧V_TPの電位を有する。

次に、PMOSトランジスタPM10がターンオン状態になり
ノード37に基板電圧ノード39から流れる基板電流が蓄積
され、かつ上記発振器10から出力される発振信号φOSC
の前周期であるＬ状態間に於いてノード31に蓄積された
基板電流がPMOSトランジスタPM6を通って接地される。

また、上記発振部10から出力される発振信号φOSCが
Ｌ状態になると上記電圧ポンプ駆動部20でＨ状態のクロ
ック信号 とＬ状態のクロック信号CKが出力される。従って、上記
発振信号φOSCがＨ状態における場合とは反対に動作し
てノード31に基板電流が蓄積され、ノード31に蓄積され
た基板電流はPMOSトランジスタPM6を通って接地され
る。この時上記発振部10から出力発振信号φOSCの状態
が変えられるとき、電圧ポンプ駆動部20から出力される
クロック信号CK, が同時にＬ状態になることが防止される。このような理
由は基板電圧ノード39と接地電圧端子が直接連結されて
基板電圧V_BBが正の電圧値を有することを防止するため
のものである。

上述のごとく２つの相異なる位相をもつクロック信号
CK, によって電圧ポンプ回路が動作されるので、ポンピング
効率が増加され、安定された基板電圧が維持される。ま
た、上記PMOSトランジスタPM1〜PM10を有する電圧ポン
プ部30がＮ形ウェルを有するCMOSにより実施されると、
この電圧ポンプ部30の動作時発生される雑音がこのＮ形
ウェルによって基板電圧ノードV_BBと分離されてラッチ
アップ現像を防止する。

第５図は第１図の電圧ポンプ部30の異なる具体回路図
である。

上記回路は第５図の回路にてポンピングキャパシタと
して利用されるPMOSトランジスタPM1〜PM4以外の残りの
PMOSトランジスタPM5〜PM10の基板ノードにも上記クロ
ック信号CK, が印加されるように構成される。即ち、上記クロック信
号CKはPMOSトランジスタPM5,PM6,PM8の基板に、クロッ
ク信号 はPMOSトランジスタPM7,PM9,PM10の基板に各々印加され
る。従って、上記PMOSトランジスタPM5〜PM10のスレッ
ショルド電圧はターンオン状態では低く、ターンオフ状
態では高くなるようにトランジスタ特性が改善されるの
で電圧ポンピング効率がもっと改善される。

第６図は第１図の発振駆動部50の詳細回路図である。
上記発振駆動部50は、基板電圧V_BBのレベルを感知して
レベル感知部40から出力されるクロック信号φen, が、インバータを構成するPMOS・NMOSトランジスタPM1
1、NM1;PM16、NM6のゲートへ入力されるように接続され
る。また、上記PMOSトランジスタPM11と出力端間にダイ
オード機能をするNMOSトランジスタNM2,NM3が接続さ
れ、上記NMOSトランジスタNM1と接地間にバイアス抵抗R
1が接続されて、電源電圧端と出力端子間にダイオード
機能をするNMOSトランジスタNM4,NM5が接続され、また
出力端と接地間にキャパシタCnが接続される。また、上
記PMOSトランジスタPM16と電源電圧端間に抵抗R2が、出
力端とNMOSトランジスタNM6にPMOSトランジスタPM12,PM
13が接続される。そして、上記出力端と接地間にPMOSト
ランジスタPM14,PM15とキャパシタC_n+1が並列に接続さ
れる。

上記発振駆動部50によれば、電圧ポンプ部30のノード
39が所定のレベルを維持しないとレベル感知部40から出
力されるクロック信号φen、 は各々Ｌ状態及びＨ状態になる。従って上記クロック信
号φen, はPMOSトランジスタ及びNMOSトランジスタPM11,NM6を各
々ターンオンさせ、バイアス電圧V_ON,V_OPを発振部10へ
出力する。

上記バイアス電圧V_ON,V_OPはV_ON＝V_CC−2V_TN及びV_OP＝
2V_TPで上記発振部10を動作させる。ここで、V_TNはNMOS
トランジスタNM2,NM3,各々のスレッショルド電圧であ
り、V_TPはPMOSトランジスタPM12,PM13各々のスレッショ
ルド電圧である。

ところで、トランジスタのスレッショルド電圧V_TP、V
_TNは、一般に温度上昇により低下する。従って、上記構
成により、環境温度が上昇した場合、前記発振駆動部50
からのバイアス電圧V_OP＝2V_TPが減少し、前記リングオ
シレータ10に設けたＰ型トランジスタMP1乃至MPnのゲー
ト電圧が下降する。これにより、当該Ｐ型トランジスタ
MP1乃至MPn及び此のＰ型トランジスタに接続された反転
素子I1〜Inを流れる電流量が増加する。

一方、前記温度上昇により、前記バイアス電圧V_ON＝V
_CC−2V_TNは増大し、前記リングオシレータ10のＮ型トラ
ンジスタMN1乃至MNnのゲート電圧が上昇する。これによ
り、当該Ｎ型トランジスタMN1乃至MNn及びこに接続され
た反転素子I1〜Inを流れる電流量が増加する。

前記Ｐ型トランジスタMP1乃至MPn及びＮ型トランジス
タMN1乃至MNn及び反転素子I1〜Inに於ける電流量の増加
により、前記温度上昇による（電子移動度の減少及びこ
れに伴う）トランジスタの抵抗値上昇が補償され、前記
リングオシレータ10の発振周期の延長が防止される。

一方、電圧ポンプ部30のノード39が所定のレベルにな
るとレベル感知部40からのクロック信号φen, が各々Ｈ状態及びＬ状態として出力される。従って上記
クロック信号φen, はNMOSトランジスタ及びPMOSトランジスタNM1,PM16をタ
ーンオンさせるので、上記バイアス電圧V_TN,V_TPを制御
して発振部10が動作しないようにする。従って上記ノー
ド39は所定のレベルを継続維持するようになる。

第７図の（Ａ）〜（Ｈ）はこの発明による基板電圧発
生回路の動作波形図である。先ず、上記第７図の（Ａ）
は発振部10から出力される発振信号φOSCであり、上記
第７図の（Ｂ）は電圧ポンプ駆動部20の遅延手段25を通
過して所定時間遅延された信号である。また、第７図の
（Ｃ）及び（Ｄ）は上記第７図の（Ａ）及び（Ｂ）の組
合せによって電圧ポンプ駆動部20から出力されるクロッ
ク信号CK, である。上記クロック信号CK, はＨ状態の時は発振部10から出力される発振信号φOSC
により遅延手段25の遅延時間だけ長く、Ｌ状態の時には
より短く発生して同時にＬ状態になることを防止する。
また、第７図の（Ｅ）〜（Ｈ）は電圧ポンピング部30の
ノード31,33,35,37での動作波形図である。上記於いて
ノード31,37は同時にＬ状態にされないので、基板電圧V
_BBを安定に維持することができる。

本発明は、上記実施例に限定されるものではなく、適
宜の計画的変更により、適宜の態様で実施し得るもので
ある。

［発明の効果］ 上述のごとく温度上昇による抵抗値の増大を補償して
発振周期を一定に保つ所定の発振信号のφOSCを発生す
る発振部と、上記発振信号φOSCを入力し互いに反転さ
れたクロック信号CK, を発生する電圧ポンプ駆動部と、負の基板電圧を発生す
る電圧ポンプ部と、基板電圧のレベルを感知するレベル
感知部と、上記感知された基板電圧値が所定のレベルで
ない場合は発振部にバイアス電圧を出力する発振駆動部
とから構成されるので、温度変化に対して抵抗値を補償
し、もって駆動能力が変動しないよう半導体装置の信頼
性を向上させ、待機状態時の電力消耗を減少させること
ができる。

【図面の簡単な説明】

第１図はこの発明による基板電圧発生回路のブロック
図、 第２図は第１図に示された発振部の詳細回路図、 第３図は第１図に示された電圧ポンプ駆動部詳細回路
図、 第４図は第１図に示された電圧ポンプ部の詳細回路図、 第５図は第１図に示された電圧ポンプの他の実施例の詳
細回路図、 第６図は第１図に示された発振駆動部の詳細回路図、 第７図は第１図に示された基板電圧発生回路の動作波形
図である。 10……発振部、20……電圧ポンプ駆動部 25……遅延素子、30……電圧ポンプ部 40……レベル感知部、50……発振駆動部 I₁〜I_n,I_n＋1,I_n＋２……インバータ MP₁〜MP_n,RP₁〜RP_n,PM1〜PM16……PMOSトランジスタ MN₁〜MN_n,RN₁〜RN_n,NM1〜NM6……NMOSトランジスタ OR……ORゲート、NA……NANDゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セオ、ドン―イル 大韓民国 ソウル市 ノウォン‐ク サ ンガエ １‐ドン ジュゴン アパート メント 1603‐1104 (56)参考文献 特開 昭52−65815（ＪＰ，Ａ) 特開 昭57−9257（ＪＰ，Ａ) 特開 昭63−268196（ＪＰ，Ａ) 特開 昭64−5351（ＪＰ，Ａ) 特開 平１−186163（ＪＰ，Ａ) 実開 昭63−143028（ＪＰ，Ｕ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体装置の基板電圧発生回路にして； 前記基板電圧が所定電位に達しないとき検出信号を出力
   するレベル検出部（40）と； 前記レベル検出部（40）からの検出信号に応じて、トラ
   ンジスタのスレッショルド電圧（VT）に比例する第１バ
   イアス電圧を出力する第１トランジスタ回路と、前記検
   出信号に応じて、前記スレッショルド電圧（VT）に比例
   する所定電圧だけ電源電圧Vccより低い第２バイアス電
   圧を出力する第２トランジスタ回路と、を備えた発振駆
   動部（50）と； 奇数個の反転素子（I1,I2…,In）が直列に連結されたリ
   ングオシレータ（10）にして、前記各反転素子と電源電
   圧間にＰ型トランジスタを備え、各反転素子と接地間に
   Ｎ型トランジスタを備え、前記発振駆動部（50）からの
   第１バイアス電圧が、前記Ｐ型トランジスタのゲート端
   子に入力され、前記第２バイアス電圧が、前記Ｎ型トラ
   ンジスタのゲート電圧に入力されるリングオシレータ
   （10）と； 前記リングオシレータ（10）からの発振信号を受信し、
   相互に180゜の位相差を有する２つのクロック信号を出
   力する電圧ポンプ駆動部（20）と、 前記電圧ポンプ駆動部（20）からの２つのクロック信号
   を受信し、基板電圧を発生する電圧ポンプ部（30）と； を備えることを特徴とする半導体装置の基板電圧発生回
   路。
2. 【請求項２】前記第１バイアス電圧はmVTであり、第２
   バイアス電圧は（Vcc−mVT）であり、ｍは整数であるこ
   とを特徴とする請求項１に記載の基板電圧発生回路。
3. 【請求項３】請求項２に記載の基板電圧発生回路にし
   て、 前記電圧ポンプ駆動部（20）は、 前記発振器（10）に接続され、前記発振信号を所定時間
   遅延された遅延信号を生成する遅延手段（25）と、 前記発振器（10）および遅延手段（25）に入力端子が接
   続され、立ち上がりが前記発振信号と一致し立ち下がり
   が前記遅延信号と一致する第１クロック信号を出力する
   OR回路と、 前記発振器（10）および遅延手段（25）に入力端子が接
   続され、前記遅延信号の立ち上がりに応じて立ち下がり
   前記発振信号の立ち下がりに応じて立ち上がる第２クロ
   ック信号を出力するNAND回路と、 を備えてなり、 前記電圧ポンプ部（30）は、 前記OR回路にソース及びドレーンが共通接続され、第１
   ノード（31）にゲートが接続される第1MOSトランジスタ
   （PM1）と、 前記OR回路にソース及びドレーンが共通接続され、第３
   ノード（35）にゲートが接続される第3MOSトランジスタ
   （PM3）と、 前記NAND回路にソース及びドレーンが共通接続され、第
   ２ノード（33）にゲートが接続される第2MOSトランジス
   タ（PM2）と、 前記NAND回路にソース及びドレーンが共通接続され、第
   ４ノード（37）にゲートが接続される第4MOSトランジス
   タ（PM4）と、 前記基板電圧ノード（39）にソースが接続され、前記第
   １ノード（31）にゲート及びドレーンが共通接続される
   第5MOSトランジスタ（PM5）と、前記基板電圧ノード（3
   9）にソースが接続され、前記第４ノード（37）にゲー
   ト及びドレーンが共通接続される第10MOSトランジスタ
   （PM10）と、 前記第１ノード（31）にソースが接続され、前記第２ノ
   ードにゲートが接続され、ドレーンが接地される第6MOS
   トランジスタ（PM6）と、 前記第４ノード（37）にソースが接続され、前記第３ノ
   ードにゲートが接続され、ドレーンが接地される第9MOS
   トランジスタ（PM9）と、 前記第２ノード（33）にドレーンが接続され、ゲートと
   ソースが共通接続されて接地される第7MOSトランジスタ
   （PM7）と、 前記第３ノード（35）にドレーンが接続され、ゲートと
   ソースが共通接続されて接地される第8MOSトランジスタ
   （PM8）と、 を備えてなることを特徴とする基板電圧発生回路。
4. 【請求項４】前記第5,6,8MOSトランジスタの基板ノード
   に前記第１クロック信号が印加され、第7,9,10MOSトラ
   ンジスタの基板ノードに前記第２クロック信号が印加さ
   れることを特徴とする請求項３に記載の基板電圧発生回
   路
5. 【請求項５】第１及び第３ポンピングキャパシタ用MOS
   トランジスタ及び第２及び第４ポンピングキャパシタ用
   MOSトランジスタにクロック信号が各々入力されること
   を特徴とする請求項４記載の半導体装置の基板電圧発生
   回路。
6. 【請求項６】全てのMOSトランジスタは第２導電形のウ
   ェルに形成され第１導電形を有することを特徴とする請
   求項５記載の半導体装置の基板電圧発生回路。