JPH04179157A

JPH04179157A - 半導体装置の基板電圧発生回路

Info

Publication number: JPH04179157A
Application number: JP2306381A
Authority: JP
Inventors: Dong-Sun Min; ミン、ドン―スン; Don-Iru Seo; セオ、ドン―イル
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-10-30
Filing date: 1990-11-14
Publication date: 1992-06-25
Anticipated expiration: 2015-03-27
Also published as: US5157278A; GB9023725D0; FR2668668B1; GB2249412A; DE4034668C2; DE4034668A1; GB2249412B; FR2668668A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体装置の回路に関し、特に半導体装置に
内蔵された基板電圧発生回路に関するものである。

（従来の技術）最近゛１（導体装置が漸次高集積化されながら、これと
は反対にトランジスタの大きさは微細化される傾向にあ
る。トランジスタは微細化されることによって電源電圧
などに対する信頼性が低下されると共に集積回路の電力
消耗が増加する。従って、半導体装置にてＭＯＳトラン
ジスタ金属酸化シリコントランジスタのスレッショルド
電圧の安定化、接合容量の減少、寄生トランジスタの防
止及び外部ＴＴＬ　（）ランシスタートランジスタロジ
ック）のアンダシュ−１・による誤動作の防止のために
基板電圧発生回路を内蔵している。上記基板電圧を発生
する基板の電圧を感知して一定電圧で逃れるポンピング
容量を調節する方法と、ＲＡＳ（ローアドレスストロー
ブ）信号のレベル状態を感知してポンピング容量を調節
する方法とがある。

＝　５− しかし、従来の基板電圧発生回路は高温にて動作特性が
悪くなって基板電圧が不安定化し、特にＣＭＯ３集積回
路の場合にはラッチアップ特性が悪くなる。高温にての
動作特性の劣化は主に発振部によるもので、温度が上Ｈ
するにつれて発振部の動作速度が遅延され、これによる
発振周期が長くなって基板電圧が変わる。そして、半導
体装置の大きさが小さくなることによって基板電圧発生
回路の駆動能力が減少するので、誤動作が容易に発生し
て信頼性が低下する問題点がある。

また、半導体基板には基板電圧発生回路が内蔵されてい
るので、待機状態でも電力消耗は大きくなる。

従って、この発明の１］的は駆動能力が向上され、かつ
基板電圧が安定化である基板電圧発生回路を提供するこ
とにある。

また、この発明の他の目的は半導体装置の待機状態時に
電力消耗を減少させることのできる基板電圧発生回路を
提供することにある。

また、この発明の他の１−１的は温度が変化しても駆動
能力が変化せず、高温での半導体装置の信頼性が向上さ
れた基板電圧発生回路を提供することである。

［発明の構成］（課題を解決するための手段）」１記課題を解決するための本発明の半導体装置の基板
電圧発生回路は、温度の変化によって抵抗値を補償して
発振周期が変化しない所定の発振信号を発生する発振部
と、前記発振部にて発生された発振信号を入力し、互い
に１８０°の位相差を持つクロック信号を出力する電圧
ポンプ駆動部と、前記電圧ポンプ駆動部のクロック信号
群を入力させ基板電圧を発生する電圧ポンプ部と、前記
電圧ポンプ部の出力を感知して基板電圧が所定電位を維
持しない時のクロック信号を出力するレベル感知部と、
前記レベル感知部のクロック信号によって上記発振部に
バイアス電圧を印加する発振駆動部とから構成されたこ
とを特徴とする。

（実施例）以下、この発明を添付した図面を参照して詳細に説明す
る。

第１図はこの発明による基板電圧発生回路のブロック図
である。上記基板電圧発生回路は発振部１０、電圧ポン
プ駆動部２０．電圧ポンプ部３０゜レベル感知部４０及
び発振駆動部５０から構成される。上記基板電圧発生回
路にて、発振部１０は温度の変化によって抵抗値を補償
することにより発振周期が変化しない所定の発振信号φ
Ｏ３Ｃを発生し、電圧ポンプ駆動部２０は上記所定の発
振信号φＯ８Ｃを入力し所定の遅延時間の経過後方いに
反転されたクロック、ＣＫ、ＣＫを発生する。

電圧ポンプ部３０は反転されたクロックＣＫ。

ＣＫを入力させ負の基板電圧ＶＩＩＢを発生する。また
上記レベル感知部４０は上記電圧ポンプ部３゜が発生し
た基板電圧ＶＩＩＲの状態を感知し、発振駆動部５０は
上記感知された基板電圧Ｖ［ｌＢの電圧が所定の電圧値
でない場合動作して上記発振部１゜ヘバイアス電圧Ｖ。

Ｐ＋　ＶＯＮを出力する。

第２図は上記第１図中の発振部１ｏの詳細回路図である
。上記発振部１０は奇数個のインバータ■、〜Ｉ、、な
どが直列連結されてリングオシレータを構成する。上記
インバータなど■、〜１．と電源電圧端子Ｖ。Ｃとの間
にはＰＭＯ８＋−ランジスタＭＰ、〜ＭＰ、、ＲＰ、〜
ＲＰ、、が連結され、インバータ１１〜Ｉ、、と接地端
子間にはＮＭＯＳトランジスタＭＮ、〜ＭＮ、、が連結
されている。

上記発振部１０にて、その出力電圧ＶＴ、は上記ＰＭＯ
ＳトランジスタＭＰ、〜ＭＰ、ｌのスレッショルド電圧
ＶＴＰの合計によって定められるゲート電圧ｎ＊Ｖ７ｐ
に維持される。

しかし、ＰＭＯＳトランジスタＭＰ、〜ＭＰ、。

は温度の」１昇によってスレッショルド電圧Ｖ。、の絶
対値が小さくなるので、ゲート電圧値が」１昇しターン
オフ（非導通）が容易に発生する。

従って、ゲートが接地されて恒常ターンオン状態（導通
状態）にあるＰＭＯＳトランジスタＲＰ１〜ＲＰ、を」
二記ＰＭＯＳトランジスタＭＰ、〜ＭＰ、と並列関係に
なるよう形成してオン抵抗を低くすることにより、温度
の上昇による抵抗値が補償され、発振周期が変えられる
ことを防止する。

−つ　　− また、上述の方法と同一な方法でインバータ１１〜Ｉ、
と接地端子間にＮＭＯＳトランジスタＭＮＩ〜ＭＮ、を
連結してこのゲートの電圧をＶＣＣ−ｎＴ７Ｎに維持す
ると、このＮＭＯＳトランジスタＭＮ、〜ＭＮ、は温度
上昇によってスレッショルド電圧ＶＴＮの絶対値が大き
くなるのでターンオフが発生し易い。従って、ゲートが
電源電圧端子ＶＣＣに接続されたＮＭＯＳトランジスタ
ＲＮ１〜ＲＮゎを上記ＮＭＯＳトランジスタＭＮ、〜Ｍ
Ｎ、と並列関係になるよう接続して上述のごとく同一な
効果を得る。

第３図は上記第１図の電圧ポンプ駆動部２０の詳細回路
図である。」１記電圧ポンプ駆動部２０は上記発振部１
０から出力される発振信号φＯ８Ｃを入力し、バッファ
リングするインバータＩ０→−１゜１、、＋２と、この
インバータ■。＋１．Ｉ、、＋２を通過した信号を所定
時間だけ遅延さぜる遅延手段２５と、この遅延手段２５
の出力が一方側の入力端に接続されインバータ１１→−
２の出力が他方の側の入力端に接続され所定の遅延時間
が経過し＝　１０− た後に互いに反転されたクロック信号ＣＫ、ＣＫを各々
出力するＯＲゲート及びＮＡＮＤゲートとから構成され
る。

」二足発振部１０において、所定周期を持つ発振信号φ
Ｏ８ＣのＨレベルが入力されるとインバータＩｆｉ＋Ｉ
Ｉ、、→−２によってバッファリングされてＯＲゲート
及びＮＡＮＤゲートの各々の他方の側の入力端子と遅延
手段２５に入力される。また、」１紀遅延手段２５を通
過して所定時間遅延された信号がＯＲゲート及びＮＡＮ
Ｄゲートに各々入力される。従って、上記ＯＲゲーＩ・
は上記インバータＩ。＋１．■。＋２によってバッファ
リングされた信号の上昇エツジにより上昇して遅延手段
２５出力信号の下降エツジにより下降するＨ状態のクロ
ック信号ＣＫを出力する。また、上記ＮＡＮＤゲートは
」二足遅延手段２５出力の」二臂工・ソジにより下降し
、インバータ■。＋１．！、＋２によってバッファリン
グされた信号のド降エツジにより上昇するＬ状態のクロ
ック信号ＣＫを出力する。

即ち、上記ＯＲゲートにおいて、発振部１０の出力信号
より遅延手段２５の遅延時間だけもつと長い周期を持つ
クロック信号ＣＫが出力され、ＮＡＮＤゲートでは遅延
時間だけ短い周期を持つクロック信号ＣＫが出力される
。また、」１記ＯＲゲート及びＮＡＮＤゲートは発振部
１０て発振信号φＯ８ＣがＬレベルで出力されると上記
Ｈレベルで出力される時と反対であるクロック信号ＣＫ
、ＣＫを出力するようになる。それから上記クロック信
号ＣＫ、ＣＫが同時にロウ状態にならないようにする。

第４図は第１図の電圧ポンプ３０の詳細回路図である。

」１記電圧ポンプ部３０は上記電圧ポンプ駆動部２０に
て出力されるクロック信号ＣＫ。

ＣＫを入力しポンピングキャパシタの役割をするＰＭＯ
ＳトランジスタＰＭＩ〜ＰＭ４と、基板電圧ノード３９
にソースが接続され負の電圧でポンピングされるノード
３１．３７にゲートとドレーンが共通接続されてダイオ
ードの役割をするＰＭＯＳトランジスタＰＭ５．ＰＭＩ
Ｏと、ソースが上記ノード３］、、３７に各々接続され
ドレーンが接地されゲートが」１記ＰＭＯＳトランジス
タＰＭ２、ＰＭ３のゲートに接続されて上記ＰＭＯＳト
ランジスタＰＭ５．ＰＭ１．０によって基板電圧ノード
３９とから流れる基板電流を接地端子へ送るＰＭＯＳト
ランジスタＰＭ６．ＰＭ９と、ゲートとソースが共通に
接続されて接地されドレーンが」二足ＰＭＯＳトランジ
スタＰＭ６．ＰＭ９のゲートに接続されて上記ＰＭＯＳ
トランジスタＰＭ６゜ＰＭ９のゲート電圧がスレッショ
ルド電圧より高まることを防１１−するダイオード連結
のＰＭＯＳトランジスタＰＭ７．ＰＭ８とから構成され
る。また上記ＰＭＯ８＋・ランジスタＰＭＩ〜ＰＭ４は
キャパシタの構成時ソース及びドレーンが同じく連結さ
れる端子に電圧ポンプ駆動部２０から出力されるクロッ
ク信号ＣＫ、ＣＫが入力されるように構成される。上記
にて電圧ポンプ部３０は発振部１０にて発振信号φＯ８
ＣがＨレベルで出力されると電圧ポンプ駆動部２０から
Ｈ状態のクロ・ツク信号ＣＫと、所定時間遅延されたＬ
状態のクロ・ツク信号て１とが入力される。」１記クロ
・ツク信号ＣＫ−　　１２　　＝及び〔玉はポンピングキャパシタと利用されたＰＭＯＳ
トランジスタＰＭ１．．．ＰＭ３及びＰＭ２゜ＰＭ４に
各々入力される。従ってＰＭＯＳトランジスタＰＭ２．
ＰＭ４のポンピングキャパシタンスによってノード３３
，３７は負の電圧電圧−■。。になる。また、ノード３
］はＰＭＯ８ｈランジスタＰＭＩ及びＰＭ６によって接
地電位で、ノード３５はＰＭＯＳトランジスタＰＭ３及
びＰＭ８によってスレッショルド電圧ＶＴＦの電位を有
する。

それからＰＭＯＳトランジスタＰ　Ｍ　］−０がターン
オン状態になリノード３７に基板電圧ノードから流れる
基板電流が蓄積され、かつ上記発振部１０から出力され
る発振信号φＯ８Ｃの前周期であるし状態間にはノード
３１に蓄積された基板電流がＰＭＯＳトランジスタＰＭ
６を通って接地される。

また、上記発振部１０から出力される発振信号φＯ８Ｃ
がＬ状態になると」１記電圧ポンプ駆動部２０でＬ状態
のクロック信号ＣＫとＨ状態のクロック信号ＣＫが出力
される。従って上記発振信号φＯ８ＣがＨ状態における
場合とは反対に動作してノード３１に基板電流が蓄積さ
れ、このノー＋：３１に蓄積された基板電流はＰＭＯ３
Ｉ−ランジスタＰＭ９を通って接地される。この時上記
発振部１０から出力発振信号φＯ８Ｃの状態が変えられ
る時、電圧ポンプ駆動部２０から出力されるクロック信
号ＣＫ、ＣＫが同時にＬ状態になることを防１１−７す
る。

このような理由は基板電圧ノード３つと接地電圧端子が
直接連結されて基板電圧Ｖｌｌｌｌが１１モの電圧値を
有することを防止するためのものである。

上述のごとく２つの相異なる位相をもつクロック信号Ｃ
Ｋ、ＣＫによって電圧ポンプ回路が動作されるので、ボ
ンピング効率が増加され安定された基板電圧を維持する
ようになる。また、上記電圧ポンプ部２０がＰＭＯＳ＋
−ランジスタＰＭＩ〜Ｐ　Ｍ　１．０として構成されて
Ｎ形つェルをａする０ＭＯ８に内蔵されると、このＮ形
つェルが負の電圧値を有し、この電圧ポンプ部２０の動
作時発生される雑音がこのＮ形つェルによって基板電圧
ノードＶＢＢと分離されてラッチアップ現象を防止する
。

第５図は第１図の電圧ポンプ部３０の異なる具体回路図
である。

上記回路は第４図の回路にてボンピングキャパシタとし
て利用されるＰＭＯ５＋−ランジスタＰＭ１〜ＰＭ４を
除外した残りのＰＭＯ８ｈランジスタＰＭ５〜Ｐ　Ｍ　
１．０の基板ノードに」１記クロック信号ＣＫ、ＣＫが
印加されるように構成される。

即ち、」１記クロック信号ＣＫはＰＭＯ８＋−ランジス
タＰＭ５．ＰＭ６．ＰＭ８の基板に、クロック信号ＣＫ
はＰＭＯＳトランジスタＰＭ７．ＰＭ’９゜ＰＭＩＯの
基板に各々印加される。従って、上記Ｐ　Ｍ　ＯＳ　、
１−ランジスタＰＭ５〜Ｐ　Ｍ　１．０のスレッショル
ド電圧はターンオン状態では低く、ターンオフ状態では
高くなるようにトランジスタ特性が改善されるので電圧
ボンピング効率がもっと改善される。

第６図は第１図の発振駆動部５０の詳細回路図である。

上記発振駆動部５０は基板電圧ＶｌＩｎのレベルを感知
してレベル感知部４０から出力されるクロック信号φｅ
ｎ、　　ＵＩがインバータを構成する＝　　　１５　− ＰＭＯＳトランジスタとＮＭＯ３Ｉ−ランジスタ■）Ｍ
ｌｌとＮＭＩ、ＰＭｌ６とのゲートへ入力されるように
接続する。また、」二足ＰＭＯＳトランジスタＰ　Ｍ　
］、　ｉと出力端間にダイオード機能をするＮＭＯＳト
ランジスタＮＭ２．ＮＭ３が接続され、上記ＮＭＯＳト
ランジスタＮＭＩと接地間にバイアス抵抗Ｒ１が接続さ
れて、電源電圧端と出力端子間にダイオード機能をする
ＮＭＯ３Ｉ・ランジスタＮＭ４．ＮＭ５が接続され、ま
た出力端と接地間にキャパシタＣｎが接続される。また
、」二足ＰＭＯＳトランジスタＰ　Ｍ　：Ｉ−６と電源
電圧端間に抵抗Ｒ２が、出力端とＮＭＯＳトランジスタ
ＮＭ６にＰＭＯＳトランジスタＰＭ　１．２．　　ＰＭ
　１．３か接続される。そして、上記出力端と接地間に
ＰＭＯＳトランジスタＰＭ１４．ＰＭｌ５とキャパシタ
Ｃｎ　ｌ　１が並列に接続される。

」二足発振駆動部５０にて、電圧ポンプ部３０のノード
３９が所定のレベルを維持しないとレベル感知部４０か
ら出力されるクロック信号ｔｌ＞ａｎは各々Ｈ状態及び
Ｌ状態になる。従って上記クロック一　　１６　− 信号φｅｎ、　１行はＰＭＯＳトランジスタ及びＮＭＯ
ＳトランジスタＰＭ１１．、ＮＭ６を各々ターンオンさ
せ、バイアス電圧Ｖ。Ｎ＋　ＶＯＰを発振部］０へ出力
する。上記バイアス電圧Ｖ。Ｎ＋　　Ｖ０１’はＶ。Ｎ
＝Ｖｃｃ　　２ＶＴＮ及びＶ　ｏｐ＝　２　Ｖ　’ｒｐ
て」二足発振部１０を動作さぜる。ここて、ＶＴＮはＮ
ＭＯ３Ｉ−ランジスタＮＭ２．ＮＭ３．各々のスレッシ
ョルド電圧であり、ＶＴＰはＰＭＯ５＋−ランジスタＰ
ＭＩ　２゜Ｐ　Ｍ　ｉ　３各々のスレッショルド電圧で
ある。しかし、電圧ポンプ部３０のノード３９が所定の
レベルになるとレベル感知部４０にてクロック信号φｅ
ｎ、　Ｔｉが各々Ｌ状態及びＨ状態として出力される。

従って」１記クロック信号φａｎ、　　＄ｃｎはＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタＮＭ１、ＰＭ
ｌ、６をターンオンさせるので、」二足バイアス電圧ｖ
ＴＮ＋　ＶＴＰを制御して発振部１０が動作しないよう
にする。従って上記ノード３９は所定のレベルを継続維
持するようになる。

第７図の（Ａ）〜（Ｈ）はこの発明による基板電圧発生
回路の動作波形図である。先ず、上記第７図の（Ａ）は
発振部］Ｏから出力される発振信号φｏｓｃ　ｃであり
、上記第７図の（Ｂ）は電圧ポンプ駆動部２０の遅延手
段２５を通過して所定時間遅延された信号である。また
、第７図の（Ｃ）及び（Ｄ）は上記第７図の（Ａ）及び
（Ｂ）の組合せによって電圧ポンプ駆動部２０から出力
されるクロック信号ＣＫ、ＣＫである。」二足クロック
信号ＣＫ、ＣＫはＨ状態の時は発振部１０から出力され
る発振信号φＯ８Ｃより遅延手段２５の遅延時間だけも
っと長く、Ｌ状態の時にはもっと短く発生されて同時に
Ｌ状態になることを防１１する。

また、第７図の（Ｅ）〜（Ｈ）は電圧ポンピング部３０
のノード３１．　３３．　３５．　３７にての動作波形
図である。上記にてノード３］、、３７が同時にＬ状態
にされないようにするので、基板電圧ＶＲＢを安定に維
持することができる。

本発明は、上記実施例に限定されるものではなく、適宜
の計画的変更により、適宜の態様で実施し得るものであ
る。

［発明の効果］上述のごとく温度の変化により抵抗値を補償して発振周
期を一定に保つ所定の発振信号φＯ３Ｃを発生する発振
部と、上記発振信号φＯ３Ｃを入力し互いに反転された
クロック信号ＣＫ、ＣＫを発生する電圧ポンプ駆動部と
、負の基板電圧を発生ずる電圧ポンプ部と、基板電圧の
レベルを感知するレベル感知部と、上記感知された基板
電圧値が所定のレベルでない場合に発振部にバイアス電
圧を出力する発振駆動部とから構成されるので、温度の
変化に対して抵抗値を補償し駆動能力が変えられないよ
うに半導体装置の信頼性を向上させ、待機状態時の電力
消耗を減少させることができる。

【図面の簡単な説明】

第１図はこの発明による基板電圧発生回路のブロック図
、第２図は第１図に示された発振部の詳細回路図、第３図
は第１図に示された電圧ポンプ駆動部詳細回路図、第４図は第１図に示された電圧ポンプ部の詳細回路図、 −１９＝第５図は第１図に示された電圧ポンプの他の実施例の詳
細回路図、第６図は第１図に示された発振駆動部の詳細回路図、第７図は第１図に示された基板電圧発生回路の動作波形
図である。１０・・・発振部　２０・・・電圧ポンプ駆動部２５・
・・遅延素子　３０・・・電圧ポンプ部４０・・・レベ
ル感知部　５０・・・発振駆動部１１〜１．、Ｉ、、→
−１．．ＩＬｌ＋２・・・インバータＭＰ、〜ＭＰ、ｌ
、ＲＰＩ〜ＲＰ、、、ＰＭＩ〜ＰＭ１６・・・ＰＭＯＳ
トランジスタＭＮ、〜ＭＮ、、、ＲＮ、〜ＲＮ、、ＮＭ１〜ＮＭ６・
・・ＮＭＯ３Ｉ−ランジスタＯＲ・・・ＯＲゲート　　ＮＡ・・・ＮＡＮＤゲート一
　　２０　− ＳどＱｌごジ乙　ダ占ジ８ジ８匡

Claims

【特許請求の範囲】

（１）半導体装置において、温度の変化によって抵抗値
を補償して発振周期が変えられない所定の発振信号を発
生する発振部と、前記発振部から発生された発振信号を入力し互いに１８
０゜の位相差を持つクロック信号を出力する電圧ポンプ
駆動部と、前記電圧ポンプ駆動部のクロック信号群を入力し基板電
圧を発生する電圧ポンプ部と、前記電圧ポンプの出力を感知して基板電圧が所定電位を
維持しない時のクロック信号を出力するレベル感知部と
、前記レベル感知部のクロック信号によって上記発振部に
バイアス電圧を印加する発振駆動部とから構成されたこ
とを特徴とする半導体装置の基板電圧発生回路。
（２）発振部は奇数個の反転素子が直列で連結され、こ
の反転素子と電源電圧間に２つの第１導電形のトランジ
スタを並列で接続するように連結し、この反転素子と接
地間に２つの第２導電形のトランジスタを並列で接続す
るように連結して構成されたことを特徴とする請求項１
記載の半導体装置の基板電圧発生回路。
（３）第１導電形はＰ形であり、第２導電形はＮ形であ
ることを特徴とする請求項２記載の半導体装置の基板電
圧発生回路。
（４）電圧ポンプ駆動部は発振部の発振信号をバッファ
リングする手段と、バッファリングされた発振信号を所
定時間遅延させる遅延手段と、前記バッファリングされ
た信号と所定時間遅延された信号を各々入力し、互いに
反転されたクロック信号を出力する論理積手段及び論理
和手段とから構成されたことを特徴とする請求項１記載
の半導体装置の基板電圧発生回路。
（５）電圧ポンプ駆動部から出力されるクロック信号は
所定遅延時間Ｈ状態を維持すると同時にＬ状態に変化し
ないことを特徴とする請求項４記載の半導体装置の基板
電圧発生回路。
（６）電圧ポンプ部は、ソース及びドレーンが共通接続
されて上記電圧ポンプ駆動部から出力されるクロック信
号を各々入力する第１〜第４ポンピングキャパシタ用Ｍ
ＯＳトランジスタと、該第１及び第４ポンピングキャパ
シタ用ＭＯＳトランジスタのゲートにドレーン及びゲー
トが共通に接続され基板電圧ノードにソースが接続され
る第１及び第４ダイオード用ＭＯＳトランジスタと、前
記第１及び第４ポンピングキャパシタ用ＭＯＳトランジ
スタのゲートにソースが接続されドレーンが接地されゲ
ートが前記第２及び第３ポンピングキャパシタ用ＭＯＳ
トランジスタのゲートに接続されるＭＯＳトランジスタ
と、前記第２及び第３ポンピングキャパシタ用ＭＯＳト
ランジスタのゲートにドレーンが接続されゲート及びソ
ースが接続される第２及び第３ダイオード用ＭＯＳトラ
ンジスタで構成されたことを特徴とする請求項１記載の
半導体装置の基板電圧発生回路。
（７）第１及び第３ポンピングキャパシタ用ＭＯＳトラ
ンジスタ及び第２及び第４ポンピングキャパシタ用ＭＯ
Ｓトランジスタにクロック信号が各々入力されることを
特徴とする請求項６記載の半導体装置の基板電圧発生回
路。
（８）第１〜第４ポンピングキャパシタ用ＭＯＳトラン
ジスタを除外した残りのＭＯＳトランジスタの基板ノー
ドにクロック信号が各々入力されることを特徴とする請
求項６記載の半導体装置の基板電圧発生回路。
（９）全てのＭＯＳトランジスタは第２導電形のウェル
に形成され第１導電形を有することを特徴とする請求項
８記載の半導体装置の基板電圧発生回路。
（１０）第１導電形がＰ形であり、第２導電形がＮ形で
あることを特徴とする請求項９記載の半導体装置の基板
電圧発生回路。