KR930007645B1 - 반도체 장치의 기판전압 발생회로 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 기판전압 발생회로

제1도는 이 발명에 따른 반도체 장치의 기판전압 발생회로의 블럭도.

제2도는 제1도에 따른 발진부의 구체회로도.

제3도는 제1도에 따른 전압펌프 구동부 구체회로도.

제4도는 제1도에 따른 전압펌프부의 구체회로도.

제5도는 제4도에 따른 전압펌프부의 다른 실시예의 구체회로도.

제6도는 제1도에 따른 발진구동부의 구체회로도.

제7도는 이 발명에 따른 반도체 장치의 기판전압 발생회로의 동작파형도이다.

이 발명은 반도체 장치의 회로에 관한 것으로, 특히 반도체 장치에 내장된 반도체 장치의 기판전압 발생회로에 관한 것이다.

최근, 반도체 장치가 점차 고집적화되어 가면서 이와는 반대로 트랜지스터의 크기는 미세화되고 있다. 상기 트랜지스터는 미세화됨에 따라 전원전압등에 대한 신뢰성이 저하되고 집적회로의 전력소모는 증가된다. 따라서, 반도체 장치에서 모스트랜지스터(Metal Oxide Silicon Transistor)의 드레쉬홀드 전압(Threshold Voltage)의 안정화, 접합용량의 감소, 기생트랜지스터의 방지 및 외부 TTL(Transistor-Transistor Logic)의 언더슈트(Under Shoot)에 의한 오동작의 방지를 위하여 기판전압 발생회로를 내장하고 있다. 상기 기판전압을 발생하는데 기판의 전압을 감지하여 일정전압에서 벗어나면 펌핑(Pumping) 용량을 조절하는 방법과,(Row Address Strobe) 신호의 레벨상태를 감지하여 펌핑용량을 조절하는 방법이 있다.

그러나, 종래의 기판전압 발생회로는 고온에서 동작특성이 나쁘게 되어 기판전압이 불안정화되며, 특히 CMOS(Complementary MOS) 집적회로의 경우에는 래치업특성이 나빠지게 된다. 고온에서의 동작특성의 열화는 주로 발진부에 의한 것으로 온도가 상승하게 되면 발진부의 동작속도가 늦어지게 되는데 이에 의해 발진주기가 길어지게 되어 기판전압이 변하게 된다. 그리고, 반도체 장치의 크기가 작아짐에 따라 기판전압 발생회로의 구동능력이 낮아지게 되므로 오동작이 쉽게 발생되어 신뢰성이 낮아지는 문제점이 있다. 또한 종래의 기판전압 발생회로는 반도체 장치에 기판전압 발생회로를 내장하므로 대기상태(Standby state)에서 전력소모가 크다는 단점이 있다.

따라서, 이 발명은 상기한 문제점들을 해결하기 위한 것으로서, 이 발명의 목적은 구동부의 구동능력을 향상시켜 기판전압을 안정화시키는 기판전압 발생회로를 제공함에 있다. 또한, 이 발명의 다른 목적은 반도체 장치의 대기상태시에 전력소모를 줄일 수 있는 기판전압 발생회로를 제공함에 있다. 또한, 이 발명의 또 다른 목적은 온도변화에 따라 구동능력이 변화되지 않아 고온에서의 반도체 장치의 신뢰성을 향상시킬 수 있는 기판전압 발생회로를 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 이 발명에 따른 반도체 장치의 기판전압 발생회로는 반도체 장치에 있어서; 온도의 변화에 따라 저항값을 보상하여 발진주기가 변화하지 않는 소정의 발진신호를 발생하는 발진부와; 상기 발진부의 출력단에 접속되고, 이 발진부에서 발생된 발진신호를 제공받아 서로 180°의 위상차를 갖는 클럭신호들을 출력하는 전압펌프구동부와; 상기 전압펌프구동부의 출력단에 접속되고, 이 전압펌프구동부의 클럭신호들을 제공받아 기판전압을 발생하는 전압펌프부와; 상기 전압펌프부의 출력단에 접속되고, 이 전압펌프부의 출력을 감지하여 기판전압이 소정전위를 유지하지 못할때 클럭신호를 발생하는 레벨감지부와; 상기 레벨감지부의 출력단과 발진신호를 발생하는 발진부의 입력단 사이에 접속되고, 상기 레벨감지부의 클럭신호에 따라 상기 발진부로 바이어스전압을 인가하여 발진부의 안정된 발진동작을 하도록한 발진구동부로 구성됨을 특징으로 한다.

이하, 이 발명에 따른 반도체 장치의 기판전압 발생회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 이 발명에 따른 반도체 장치의 기판전압 발생회로의 블록도이다.

상기 기판전압 발생회로는 발진부(10), 전압펌프구동부(20), 전압펌프부(30), 레벨감지부(40) 및 발진구동부(50)로 구성된다. 상기에서 발진부(10)는 온도의 변화에 따라 저항값을 보상하여 발진주기가 변화하지 않는 소정의 발진신호(OSC)를 발생하며, 전압펌프구동부(20)는 상기 소정의 발진신호(OSC)를 입력시켜 소정의 지연시간을 가지면서 서로 반전된 클럭(CK),(CK)를 발생하고, 전압펌프부(30)는 반전된 클럭(CK),(CK)을 입력시켜 음(-)의 기판전압(V_BB)를 발생한다. 또한, 상기 레벨감지부(40)는 상기 전압펌핑부(30)에서 발생된 기판전압(V_BB)의 상태를 감지하며, 발진구동부(50)는 상기 감지된 기판전압(V_BB)의 전위가 원하는 레벨이 아니면 동작하여 상기 발진부(10)로 바이어스전압(V_OP),(V_ON)을 출력한다.

제2도는 상기 제1도중 발진부(10)의 구체회로도이다.

상기 발진부(10)는 홀수개의 인버터(I1∼In)들이 직렬연결되어 링 오실레이터(Ring Oscillator)를 구성한다. 상기 인버터들(I1∼In)과 전원전압단자(V_CC)에 P모스트랜지스터들(MP1∼MPn),(RP1∼RPn)이 연결되며, 인버터들(I1∼In)과 접지단자 사이에 N모스트랜지스터들(MP1∼MPn)이 연결되어 있다. 상기에서 발진구동부(10)의 출력전압(V_TP)은 상기 P모스트랜지스터(MP1∼MPn)의 드레쉬홀드 전압(V_TP)의 합에 의해 게이트들의 전압을 V_CC-nV_TP로 유지되게 한다.

그러나, P모스트랜지스터들(MP1∼MPn)은 온도의 상승에 의해 드레쉬홀드 전압(V_TP)의 절대값은 작아지게 되므로 게이트전압값이 상승하게 되어 턴오프(Turn off)가 쉽게 일어난다. 그러므로 게이트가 접지되어 항상 턴온상태인 P모스트랜지스터들(RP1∼RPn)을 상기 P모스트랜지스터(MP1∼MPn)과 병렬이 되도록 형성하여 온(ON)저항을 낮게 하므로 온도의 상승에 따른 저항값을 보상하여 발진주기가 변화되는 것을 방지하게 된다. 또한, 상술한 방법과 동일한 방법으로 인버터들(I1∼In)과 접지단자 사이에 N모스트랜지스터들(MN1∼MNn)을 연결하고 이 게이트들의 전압을 V_CC∼nT_T으로 유지하면 이 N모스트랜지스터들(MN1∼MNn)은 온도상승에 따른 드레쉬홀드 전압(V_TP)의 절대값이 커져 턴오프되기 쉽다. 따라서 게이트가 전원전압단자(V_CC)에 접속된 N모스트랜지스터들(RN1∼RNn)을 상기 N모스트랜지스터들(MN1∼MNn)과 병렬이 되도록 접속하여 상술한 바와 동일한 효과를 얻도록한다.

제3도는 상기 제1도의 전압펌프구동부(20)의 구체회로도이다.

상기 전압펌프구동부(20)는 상기 발진부(10)에서 출력되는 발진신호(OSC)를 입력시켜 버퍼링(Buffering)하는 인버터들(In+1),(In+2)과, 이 인버터들(In+1),(In+2)를 통과한 신호를 소정시간 지연하는(25)과, 이 지연수단(25)의 출력이 일측입력단에 접속되고 인버터들(In+2)의 출력이 타측입력단에 접속되어 소정의 지연시간을 가지며 서로 반전된 클럭신호들(CK),()을 각각 출력하는 오아게이트(OR) 및 낸드게이트(NA)로 구성된다. 상기에서 발진부(10)에서 소정주기를 갖는 클럭신호(OSC)의 '하이'레벨이 입력되면 인버터들(In+1),(In+2)에 의해 버퍼링되어 오아게이트(OR) 및 낸드게이트(NA)각각의 타측입력단과 지연수단(25)에 입력된다. 또한, 상기 지연수단(25)을 통과하여 소정시간 지연된 신호가 오아게이트(OR) 및 낸드게이트(NA)에 각각 입력된다. 따라서 상기 오아게이트(OR)는 상기인버터들(In+1),(In+2)에 의해 버퍼링된 신호의 상승에지(Rissing edge)에서 상승하고 지연수단(25)의 출력신호의 하강에지(Falling dege)에서 하강하는 '하이'상태의 클럭신호(CK)를 출력한다.

또한, 상기 낸드게이트(NA)는 상기 지연수단(25) 출력의 상승에지에서 하강하고, 인버터들(In+1),(In+2)에 의해 버퍼링된 신호의 하강에지에서 상승하는 '로우'상태의 클럭신호()를 출력한다. 즉, 상기에서 오아게이트(OR)는 발진부(10)의 출력신호보다 지연수단(25)의 지연시간만큼 더 긴 주기를 갖는 클럭신호(CK)를 출력하고, 낸드게이트(NA)는 지연시간만큼 더 짧은 주기를 갖는 클럭시호(CK)를 출력한다.

또한, 상기 오아게이트(OR) 및 낸드게이트(NA)는 발진부(10)에서 발진신호(OSC)가 '로우'레벨로 출력하면 상기 '하이'레벨로 출력할 때와 정반대인 클럭신호들(),(CK)을 출력하게 된다. 그러므로 상기 클럭신호들(,(CK)을 동시에 '로우'상태가 되지 않게 한다.

제4도는 제1도의 전압펌프부(30)의 구체회로도이다.

상기 전압펌프부(30)는 상기 전압펌프구동부(20)에서 출력되는 클럭신호들(CK),(CK)을 입력시켜 펌핑캐패시터(Pumping Capacitor)의 역할을 하는 P모스트랜지스터들(PM1∼PM4)과, 기판전압노드(39)에 소오스가 접속되고 음(Negative)의 전압으로 펌핑되는 노드들(31),(37)에 게이트와 드레인이 공통 접속되어 다이오드 역할을 하는 P모스트랜지스터들(PM5),(PM10)가, 소오스가 상기 노드들(31),(37)에 각각 게이트에 접속되고 드레인이 접지되며 게이트가 상기 P모스트랜지스터들(PM2),(PM3)의 게이트에 접속되어 상기 P모스트랜지스터들(PM5),(PM10)에 의해 기판전압노드(39)로부터 흐르는 전류 기판전류를 접지단자로 보내는 P모스트랜지스터들(PM6),(PM9)과, 게이트와 소오스가 공통 접속되어 접지되며 드레인이 상기 P모스트랜지스터들(PM6),(PM9)의 게이트에 접속되어 상기 P모스트랜지스터들(PM6),(PM9)의 게이트전압이 드레쉬홀드 전압보다 높게 되는 것을 방지하는 다이오드 연결의 P모스트랜지스터들(PM7),(PM8)로 구성된다. 또한 상기의 P모스트랜지스터들(PM1∼PM4)은 캐패시터 구성시 소오스 및 드레인이 같이 묶인 단자에 전압펌프구동부(20)에서 출력되는 클럭(CK),(CK)이 입력되도록 구성된다. 상기에서 전압펌프부(30)는 발진부(10)에서 발진신호(OSC)가 '하이'레벨로 출력되면 전압펌프구동부(20)로부터 '하이'상태의 클럭신호(CK)와 소정시간 지연되며 '로우'상태인 클럭신호()가 입력된다.

상기 클럭신호(CK) 및 ()는 펌핑 캐패시터로 이용되는 P모스트랜지스터들(PM1),(PM3) 및 (PM2),(PM4)에 각각 입력된다. 따라서 P모스트랜지스터들(PM2),(PM4)의 펌핑 캐패시턴스에 의해 노드(33),(37)는 음의 전원전압(-Vcc)이 된다.

또한, 노드(31)는 P모스트랜지스터들(PM1) 및 (PM6)에 의해 접지전위로, 노드(35)는 P모스트랜지스터들(PM3) 및 (PM8)에 의해 드레쉬홀드 전압(V_TP)의 전위를 갖는다. 그러므로 P모스트랜지스터들(PM10)이 '턴온'상태가 되어 노드(37)에 기판전압노드로부터 흐르는 기판전류가 축적되고, 동시에 상기 발진부(10)에서 출력되는 발진신호(OSC)의 전주기인 '로우'상태인 동안 노드(31)에 축적되어 있던 기판전류는 P모스트랜지스터들(PM6)를 통해 접지된다. 또한, 상기 발진부(10)에서 출력되는 발진신호(OSC)가 '로우'상태가 되면 상기 전압펌프구동부(20)에서 '로우'상태의 클럭신호()와 '하이'상태의 클럭신호(CK)가 출력된다. 따라서 상기 발진신호(OSC)가 '하이'상태와 반대의 동작을 하여 노드(31)에 기판전류가 축적되고, 노드(37)에 축적되어 있던 기판전류는 P모스트랜지스터들(PM9)를 통해 접지된다. 이때 상기 발진부(10)에서 출력되는 클럭신호(OSC)의 상태가 변할 때 전압펌프구동부(20)에서 출력되는 클럭신호들(CK),()이 동시에 '로우'상태가 되는 것을 방지한다. 이러한 이유는 기판전압노드(39)와 접지전압단자가 직접연결되어 기판전압(VBB)이 양의 전압값을 갖는 것을 방지하기 위함이다.

상술한 바와같이 180°위상을 갖는 클럭신호(CK),()에 의해 전압펌프회로가 동작되므로 펌핑효율이 증가되고 안정된 기판전압을 유지하게 된다. 또한, 상기 전압펌프부(20)가 P모스트랜지스터들(PM1∼PM10)로 구성되어 N형 웰(Well)을 갖는 CMOS에 내장되면, 이 N형 웰이 음이 전압값을 가지며 이 전압펌프부(20)의 동작시 발생되는 잡음이 이 N형 웰에 의해 기판전압노드(V_BB)와 분리되어 래치업 현상을 방지한다.

제5도는 제1도의 전압펌프부(30)의 다른 구체회로도이다. 상기 회로는 제4도의 회로에서 펌핑 캐패시터로 이용되는 P모스트랜지스터들(PM1∼PM4)을 제외한 나머지 P모스트랜지스터들(PM5∼PM10)의 기판노드에 상기 클럭신호들(CK),()이 인가되도럭 구성된다. 즉, 상기 클럭신호(CK)는 P모스트랜지스터들(PM5),(PM6),(PM8)의 기판에, 클럭신호()는 P모스트랜지스터들(PM7),(PM9),(PM10)의 기판에 각각 인가된다. 따라서, 상기 P모스트랜지스터들(PM5∼PM10)의 드레쉬홀드 전압은 '턴온'상태에서는 낮고, '턴오프'일 때에는 높아질수록 트랜지스터특성이 개선되므로 전압펌핑효율이 더 개선된다.

제6도는 제1도의 발진구동부(50)의 구체회로도이다. 상기 발진구동부(50)는 기판전압(V_BB)의 레벨을 감지하여 레벨감지부(40)에서 출력되는 클럭신호("en)()가 인버터를 구성하는 P와 N모스트랜지스터들(PM11와 NM1),(PM16와 NM6)의 게이트들에 입력되도록 접속한다. 또한, 상기 P모스트랜지스터들(PM11)와 출력단 사이에 다이오드 기능을 하는 N모스트랜지스터들(NM2),(NM3)이 접속되고, 상기 N모스트랜지스터들(NM1)와 접지 사이에 바이어스저항(R1)이 접속되며, 전원전압단과 출력단 사이에 다이오드 기능을 하는 N모스트랜지스터들(NM4),(NM5)가 접속되고, 또한 출력단과 접지 사이에 캐패시터(Cn)가 접속된다.

또한, 상기 P모스트랜지스터(PM16)와 전원전압단 사이에 저항(R2)이 접속되고, 출력단과 N모스트랜지스터들(NM6)에 P모스트랜지스터들(PM12),(PM13)이 접속된다. 그리고, 상기 출력단과 접지 사이에 P모스트랜지스터들(PM14),(PM15)과 캐패시터(Cn+1)가 병렬로 접속된다. 상기에서 전압펌프부(30)의 노드(39)가 원하는 레벨을 유지하지 않으면 레벨감지부(40)에서 출력되는 클럭신호들(en)()은 각각 '하이' 및 '로우'상태가 된다. 따라서 상기 클럭신호들(en)()은 P 및 N모스트랜지스터들(PM11)(NM1)을 각각 '턴온'시켜 바이어스전압들(V_ON), (V_OP)을 발진기(10)로 출력한다. 상기 바이어스전압들(V_ON), (V_OP)은 VO=V_CC-2V_TN및 V_ON=2V_TP로 상기 발진기(10)를 동작시킨다.

상기에서 V_TN은 N모스트랜지스터들(NM2)(NM3) 각각의 드레쉬홀드 전압이고, V_TP는 P모스트랜지스터들(PM12),(PM13) 각각의 드레쉬홀드 전압이다. 그러나, 전압펌프부(30)의 노드(39)가 원하는 레벨이 되면 레벨감지부(40)에서 클럭신호들(en)()이 각각 '로우' 및 '하이'상태로 출력된다. 따라서, 상기 클럭신호들(en)()은 N 및 P모스트랜지스터들(NM1),(PM16)을 '턴온'시키므로 상기 바이어스전압들(V_TN),(V_TP)을 제어하여 발진부(10)가 동작되지 않게 그러므로 상기 노드(30)는 원하는 레벨을 계속 유지하게 된다.

제7(a)∼(h)도는 이 발명에 따른 기판전압 발생회로의 동작파형도이다.

먼저, 상기 제7(a)도는 발진부(10)에서 출력되는 발진신호(OSC)이고, 상기 제7(b)도는 전압펌프구동부(20)의 지연수단(25)을 통과하여 소정시간 지연된 신호이다. 또한, 제7(c) 및 (d)도는 상기 제7(a) 및 (b)도의 조합에 의해 전압펌프구동부(20)에서 출력되는 클럭신호들(CK),(CK)이다. 상기 클럭신호들 (CK),(CK)은 '하이'상태일 때는 발진부(10)에서 출력되는 발진신호(OSC)보다 지연수단(25)의 지연시간만큼 더 길며, '로우'상태일 때에는 더 짧게 발생되어 동시에 '로우'상태가 되는 것을 방지한다. 또한, 제7(e)∼(h)도는 전압펌핑부(30)의 노드(31),(33).(35),(37)에서의 동작파형도이다. 상기에서 노드(31),(37)가 동시에 '로우'상태가 되지 않게 하므로 기판전압(V_BB)이 안정하게 유지될 수 있다.

상술한 바와같이 온도의 변화에 따라 저항값을 보상하여 발진주기가 변하지 않는 소정의 발진 신호(OSC)를 발생하는 발진부와, 상기 발진신호(OSC)를 입력시켜 서로 반전된 클럭(CK),()를 발생하는 전압펌프구동부와, 음의 기판전압을 발생하는 전압펌프부와, 기판전압의 레벨을 감지하는 레벨감지부와, 상기 감지된 기판전압의 전위가 원하는 레벨이 아니면 발진부에 바이어스전압을 출력하는 발진구동부로 이루어진다.

따라서, 이 발명은 온도의 변화에 따라 저항값을 보상하여 구동력이 변하지 않도록 반도체 장치의 신뢰성을 향상시키며, 대기상태시 전력소모를 줄일 수 있는 이점이 있다.

Claims (10)

1. 반도체 장치에 있어서; 온도의 변화에 따라 저항값을 보상하여 발진주기가 변화하지 않는 소정의 발진신호를 발생하는 발진부와; 상기 발진부의 출력단에 접속되고, 이 발진부에서 발생된 발진신호를 제공받아 서로 180°의 위상차를 갖는 클럭신호들을 출력하는 전압펌프구동부와; 상기 전압펌프부의 출력단에 접속되고, 이 전압펌프구동부의 클럭신호들을 제공받아 기판전압을 발생하는 전압펌프부와; 상기 전압펌프부의 출력단에 접속되고, 이 전압펌프부의 출력을 감지하여 기판전압이 소정전위를 유지하지 못할때 클럭신호를 발생하는 레벨감지부와; 상기 레벨감지부의 출력단과 발진신호를 발생하는 발진부의 입력단 사이에 접속되고, 상기 레벨감지부의 클럭신호에 따라 상기 발진부로 바이어스전압을 인가하여 발진부의 안정된 발진동작을 하도록 한 발진구동부로 구성됨을 특징으로 하는 반도체 장치의 기판전압 발생회로.
2. 제1항에 있어서, 상기 발진부는 홀수개의 반전소자들이 직렬로 연결되며, 이 반전소자들과 전원전압사이에 2개의 제1도전형의 트랜지스터들을 병렬로 접속시킨 것이 연결되고, 이 반전소자들과 접지 사이에 2개의 제2도전형의 트랜지스터들을 병렬로 접속시킨 것이 연결되게 고성되는 것을 특징으로 하는 반도체 장치의 기판전압 발생회로.
3. 제2항에 있어서, 상기 제1도전형은 P형이고, 제2도전형은 N형임을 특징으로 하는 반도체 장치의 기판전압 발생회로.
4. 제1항에 있어서, 상기 전압펌프구동부는 상기 발진부의 발진신호를 버퍼링하는 수단과, 상기 버퍼링 수단을 통하여 버퍼링된 발진신호를 소정시간 지연시키는 지연수단과, 상기 버퍼링된 신호와 소정시간 지연된 신호를 각각 입력시켜 서로 반전된 클럭신호를 출력하는 부논리합 수단 및 부논리곱 수단으로 구성됨을 특징으로 하는 반도체 장치의 기판전압 발생회로.
5. 제4항에 있어서, 상기 전압펌프구동부에서 출력되는 클럭신호들은 상기 소정 지연시간동안 '하이'상태를 유지하여 동시에 '로우'상태가 되지 않음을 특징으로 하는 반도체 장치의 기판전압 발생회로.
6. 제1항에 있어서, 상기 전압펌프부는. 소오스 및 드레인들이 공통 접속되어 상기 전압펌프구동부에서 출력되는 클럭신호들을 각각 입력시키는 제1∼제4펌핑 캐패시터용 모스트랜지스터들과, 상기 제1 및 제4펌핑 캐패시터용 모스트랜지스터들의 게이트에 드레인 및 게이트가 공통 접속되고 기판 전압 노드에 소오스가 접속되는 제1 및 제4다이오드용 모스트랜지스터들과, 상기 제1 및 제4펌핑 캐패시터용 모스트랜지스터들의 게이트에 소오스가 접속되고 드레인이 접지되며 게이트가 상기 제2 및 제3펌핑 캐패시터용 모스트랜지스들의 게이트에 접속되는 모스트랜지스터들과, 상기 제2 및 제3펌핑 캐패시터용 모스트랜지스터들의 게이트에 드레인이 접속되고 게이트 및 소오스가 접지되는 제2 및 제3다이오드용 모스트랜지스터들로 구성됨을 특징으로 하는 반도체 장치의 기판전압 발생회로.
7. 제6항에 있어서, 상기 제1 및 제3펌핑 캐패시터용 모스트랜지스터들과 제2 및 제4펌핑 캐패시터용 모스트랜시스터들에 상기 클럭신호들이 각각 입력되는 것을 특징으로 하는 반도체 장치의 기판전압 발생회로.
8. 제6항에 있어서, 제1∼제4펌핑 캐패시터용 모스트랜지스터들을 제외한 나머지 모스트랜지스터들의 기판노드에 상기 클럭신호들이 각각 입력되는 것을 특징으로 하는 반도체 장치의 기판전압 발생회로.
9. 제8항에 있어서, 상기 모든 모스트랜지스터들은 제2도전형의 웰에 형성되며 제1도 전형을 갖는 것을 특징으로 하는 반도체 장치의 기판전압 발생회로.
10. 제9항에 있어서, 상기 제1도전형이 P형이고 제2도전형이 N형임을 특징으로 하는 발진신호의 기판전압 발생회로.