JP3020548B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は画像データをデジタル的に処理する画像処理
装置に関するものである。

【従来の技術】

従来より、複数分の記録剤にそれぞれ対応する複数の
感光ドラムを備え、各ドラム上に形成されたトナー像を
転写紙上に転写するタイプの画像処理装置が知られてい
た。 ［発明が解決しようとしている課題］ 上述の様なタイプの画像処理装置においては、各ドラ
ム間の空間的な距離を補償するため、各色の画像処理の
タイミングをずらしていた。 しかしながら、従来はそのタイミング調整のために遅
延用のメモリを用いていたため、このメモリの大規模化
を招くという問題があった。 これに対して、特開平２−109176号公報に記載のよう
に、各ドラムに対して、時分割に異なるアドレスの画像
データを読み出すことは知られていたが、その画像デー
タの読み出しのタイミングと画像データの書き込みのタ
イミングとの関係を考慮していなかったため、一旦画像
全体を書き込んだ後に、画像データを読み出さざるを得
ず、効率の良い画像データの転送を行うことができなか
った。

【課題を解決するための手段】

本発明は上述の課題を解決することを目的として成さ
れたもので、上述の課題を解決する一手段として以下の
構成を備える。 即ち、画像データをブロツク単位で記憶する記憶手段
と、前記記憶手段に前記ブロツク単位の画像データを書
き込む書き込み動作、及び、前記記憶手段に記憶された
前記ブロツク単位の画像データを複数の出力先に対して
異なるアドレスで読み出す複数の読み出し動作のそれぞ
れを予め定められた所定の周期で時分割に行う制御手段
とを備えることを特徴とする。 そして例えば、前記記憶手段は、ｍ画素×ｎライン
（ｍ≧1,n≧１）を１ブロツクとして符号化された画像
データを記憶することを特徴とする。 また例えば、前記制御手段は、複数の色成分について
前記ブロツク単位で画像データを時分割に読み出すこと
を特徴とする。あるいは、前記制御手段は、前記複数の
色成分の時分割読み出しを行うための共通のアドレスカ
ウンタを有することを特徴とする。

【実施例】

以下、図面を参照して本発明に係る一実施例を詳細に
説明する。

【第１実施例】 第１図は本発明に係る第１実施例の画像処理装置のブ
ロツク構成図である。 第１図において、セツトされた原稿画像は、RGB3色の
フイルタを設けたCCD151により読み取られ、RGBの各色
毎のシリアルデータとしてA/D＆S/H部152に送られる。
そして、A/D＆S/H部152でこの各色毎の画像データをデ
ジタルデータに変換し、８ビツトのパラレルデータに変
換してシエーデイング補正部153に出力する。そして、
シエーデイング補正部153と入力マスキング部154により
画像データに必要な補正処理を施し、補正処理が成され
た画像データは変倍処理部155に送られる。変倍処理部1
55では、変倍機能時には入力画像データに必要な変倍処
理を行う。そして処理画像データを圧縮部156に送る。 圧縮部156では、エンコータ部157でエンコードしたの
ち一旦入力画像データをメモリ部158に格納する。そし
てデコーダ部159を介してマスキング・USR部160に出力
する。そしてマスキング・UCR部160にてマスキング処理
を行う。更にγ補正部161とエツジ強調部162により、YM
CKの出力画像データを生成して出力する。この処理画像
データは、プリンタ等の出力装置163により記録紙に画
像記録される。 圧伸部156において、入力画像データはまずエンコー
ダ部157により、データ圧縮される。例えば、第２図に
示す画像データが入力された場合の太枠斜線部の部分に
ついて考える。なお、第２図においては、１マスが１画
素に相当し、この１画素はそれぞれ８ビツトのRGB3色の
データで表わされている。 本実施例においては、太枠斜線部の４画素×４ライン
すなわち、16画素分のデータを１ブロツクとして以後の
画像処理を行なう。即ち、16画素×３色×８ビツトであ
る合計384ビツトのデータを１ブロツクとして１つの処
理単位とする。 まず、エンコーダ部157で、16画素分の合計384ビツト
のデータを１ブロツクとしてＬ^＊ａ^＊ｂ^＊変換を行な
う。この16画素分のデータを1/12に圧縮し、32ビツトデ
ータとする。これをいま、画像データA208としてメモリ
部158に一旦格納する。そしてデコーダ部159でメモリ部
よりこの画像データA208を読み出し、これを４色分後述
する時分割処理にてYMCKそれぞれのデコーダ部分に画像
データB209として送り、YMCKそれぞれを24ビツトのデー
タにデータ伸張する。そしてマスキング・USR部160に出
力する。 以上の構成におけるメモリ部158の詳細構成を第３図
に示す。 メモリ部158は、読取り原稿あるいは記録紙に応じた
メモリ空間を持つており、同一アドレス空間上に１ワー
ド32ビツトの画像メモリ201と１ワード１ビツトのビツ
トマツプメモリ202を有している。本実施例において
は、画像メモリ201とビツトマツプメモリ202はDRAM構成
となつている。しかし、以上の構成に限定されるもので
はなく、他の形式のメモリを使用でき、任意の記憶手段
を用いることができる。 各メモリ201,202はアドレスバスが共通になつてお
り、アドレスカウンタ204は、第２図に示す太枠斜線部
の如くの４画素×４ラインをメモリ空間の１アドレス単
位として、１アドレスに対応する32ビツトのデータを読
み書きしていく。即ち、32ビツトのデータを、第６図の
「ロ」のタイミングで格納し、「ホ」〜「チ」のように
YMCKそれぞれのタイミングで読み出していく。この読み
書きのための制御信号は、各コントロール信号発生部20
6,207よりの制御信号に従つて行なわれる。各コントロ
ール信号発生部206,207は、それぞれアドレスストロー
ブ（RAS）信号、チツプセレクト（CAS）信号、ライトイ
ネーブル（WE）信号を上述した時分割処理に同期させて
出力しており、これらの信号により画像メモリ201及び
ビツトマツプメモリ202の読み出し書き込み制御を行な
う。 本実施例においては、このとき、第５図に示すように
４画素×４ラインの32ビツトのデータを８つのブロツク
に時分割して処理し、それぞれのブロツクでメモリへの
画像データのアクセスタイミングを予め決めておき、決
められたタイミングでそれぞれ独立してアクセスを行な
う。 この時、従来は画素を８分割して処理する場合には、
分割数である８個のアドレスカウンタを用意していた
が、本実施例においてはアドレスカウンタを１つとし、
アドレスバス上のアドレスが衝突しないように時分割に
て逐次データを読み書きすることを特徴とする。即ち、
本実施例においては、アドレスカウンタを１つとして、
８つの各ブロツクそれぞれの初期値との加算により、各
ブロツクのアドレス値を算出し、８個のアドレスが独立
して動く方法を採用し、構成を簡単にしている。 上述した本実施例のアドレスカウンタの詳細構成を第
４図に示す。 第４図において、ラツチ０〜７（50〜57）は各８分割
された処理領域毎のアドレス値算出用のラツチ回路であ
り、最初には不図示の装置全体の制御を司るCPUから初
期値がラツチされる。例えば初期値としてラツチ０（5
0）より順に00H,10H,20H,30H,40H,50H,60H,70Hの各ヘキ
サデシマル値等がラツチされる。 このラツチ回路出力はセレクタ58に送られ、ここでラ
ツチ信号を選択するための時分割処理信号PHS3〜PHS3に
従つて、順次１つのラツチ信号が選択出力される。 又、アドレスカウンタ59は、各ラインの先頭の同期信
号Lsyncでリセツトされてカウント値を“00"とし、４画
素毎に出力されるVCK4信号に従つてカウントアツプされ
る。このアドレスカウンタ59よりのカウント値と、セレ
クタ58よりの選択出力値とは加算器60に送られ、ここで
２つの値が加算されて、メモリのアドレスXADRとして出
力される。 本実施例における４画素×４ラインの32ビツトのデー
タを８つのブロツクに時分割して処理する場合の分割例
を第５図に、画像メモリ201へのアクセスタイミングを
第６図に示す。 本実施例においては、画像合成処理時における切り出
し領域等の処理すべき領域は、予め操作者より不図示の
デジタイザ等により指定入力され、指定領域はビツトマ
ツプメモリ202に格納される。なお、この指定領域の形
状には限定がなく、又、指定領域の数にも限定がない、
任意の形状の任意の数の領域を指定できる。 第５図において、「イ」はこのビツトマツプメモリ20
2に格納されている処理領域の読み出しサイクルであ
る。「ロ」は処理すべき画像データの読取り、画像メモ
リ201への書き込みサイクル、「ホ」〜「チ」はイエロ
ー〜ブラツクの各色に対するリードサイクルで各色毎の
画像データを読み出し、切り取り画像エリアを形成する
サイクルであり、各サイクルは第６図に示すタイミング
で順次実行される。 この時、加算器60より出力される各ブロツク毎のアド
レス値は、ブロツク「イ」では、 00H,01H,02H,03H,… とカウントアツプされる。 同様に、ブロツク「ロ」では、 10H,11H,12H,13H,… とカウントアツプされる。 以下同様に各ブロツク毎にカウントアツプされ、ブロ
ツク「チ」では、 70H,71H,72H,73H,… とカウントアツプされる。 このように、本実施例によれば、４画素×４ラインを
第５図のように、８個のブロツクに時分割し、それぞれ
のブロツクにおける画像メモリ201への画像データの書
込みや、各色の画像メモリ201よりの読出しの手順など
をあらかじめ決めておき、それぞれ独立して、メモリ空
間のアドレスへアクセスする場合に、従来までは、アド
レスカウンタを８個用いていたが、本実施例ではアドレ
スカウンタを１個備えるのみの簡単な構成として、８ブ
ロツクそれぞれの初期値との間で所定の演算処理を行な
うことにより、８つの各ブロツク毎にアドレスを独立に
制御することができる。 以上の構成を備える本実施例のはめこみ合成処理を第
７図のフローチヤートを参照して以下に説明する。 まず、ステツプS1で第４図に示す各ラツチ０〜７（50
〜57）に各処理ブロツク毎のアドレス算出のための初期
値を設定する。続いてステツプS2でデジタイザの如き座
標入力装置等を用いて切り出し合成する領域を設定し、
ビツトマツプメモリ202に書き込む。そしてステツプS3
でCCD151より画像を読取り、各部で必要な処理を施した
後に、エンコーダ部157に送る。エンコーダ部157では、
ステツプS4で、読み取つたエンコーダ部157よりの画像
を、第５図及び第６図に「ロ」に示す処理を行なうラツ
チ１（51）よりのデータとアドレスカウンタ59よりのデ
ータとの加算結果をアドレス値として画像メモリ201を
格納する。続くステツプS5でステツプS2の制御でビツト
マツプメモリ202に格納されているはめ込みたいエリア
を第５図の「イ」に示す処理を行なうラツチ０（50）よ
りのデータとアドレスカウンタ59よりのデータとの加算
結果をアドレス値として画像メモリ201より読み出す。
次にステツプS6でCCD151により先に画像メモリ201に格
納した画像データに合成すべき（はめ込むべき）画像の
読取り、ステツプS7で画像編集部203は読みとつた画像
の内のビツトマツプメモリ202のデータが“1"である切
り出しエリア内の画像データのみを選択して出力し、ス
テツプS4で画像メモリ201に記憶した原画像にオーバー
ライトする。これにより画像メモリ201における画像の
はめ込み合成が完了する。 そして、ステツプS8でこの合成画像を第５図に示す
「ホ」〜「チ」の各読み出しサイクルによりYMCKをそれ
ぞれ、例えば第６図のようなタイミングで読出してデコ
ーダ部159に送る。この時にはセレクタ58によりそれぞ
れラツチ４（54）〜ラツチ７（57）が選択され、このラ
ツチ値とアドレスカウンタ59の値との加算値がアクセス
アドレス値と成る。 デコーダ部159ではこの入力画像データをデコード
し、以後上述したマスキング・UCR部160にてマスキング
処理を行い、γ補正部161とエツジ強調部162により、YM
CKの出力画像データを生成して出力操作163により記録
紙に画像記録される。 この時、ステツプS2〜ステツプS7の処理を繰り返し、
このはめ込み合成の作業を繰返すことにより、複数枚の
原稿からはめ込みたい画像を繰り返し読み出して何度も
オーバーライトし、画像メモリ201上に出力したい画像
を合成することができ、記録紙に所望の合成画像を形成
することができる。 この時には、例えば予めビツトマツプメモリ202に２
種類の合成エリアを格納しておく。そして、合成画像の
読み込み処理及び合成画像の読み出し処理を、第８図に
示すタイミングで行なうことができる。 第８図においては、「イ」、「ロ」で例えばビツトマ
ツプメモリ302で指定のエリアの画像を合成し、続く
「ハ」、「ニ」でビツトマツプメモリ303で指定のエリ
アの画像を合成する。そして「ホ」〜「チ」で合成画像
の読み出し処理を行なえばよい。 以上説明した様に本実施例によれば、はめ込み合成等
の時分割制御においても、画像メモリのアドレスカウン
タは１つとすることができる。

【第２実施例】 以上説明した第１実施例においては、第４図に示す様
に、アドレスカウンタ204のセレクタ58よりの選択初期
値と、アドレスカウンタ59よりのアドレスとを加算器60
により加算するのみであつたが、本発明に係る第２実施
例においては、この加算器60に変え、第９図に示す様に
加減算を行なえる加減算器61を備える構成とする。 そして、不図示のCPUより各ラツチ回路０〜７に設定
する初期値の最上位に、１ビツトのサインビツトを追加
して、この追加サインビツトが“0"のときは、加減算器
61は加算器として動作し、出力Ｙ＝Ａ＋ＢとしてXADRを
出力し、逆に追加したサインビツトが“1"のときは減算
器として動作し、出力Ｙ＝Ａ−ＢとしてXADRを出力する
様に動作する。 これにより、例えば、第５図や第８図において、ブロ
ツク「ロ」の初期値として（FFF）Ｈをセツトし、ブロ
ツク「ホ」〜「チ」の初期値を（000）Ｈとすると、ブ
ロツク「ロ」のアクセスタイミング時においては、アド
レス値は（7FFF）H,（7FE）H,（7FD）H,……，（001）
H,（000）Ｈとなる。同様に、ブロツク「ホ」〜「チ」
のアクセスタイミング時においては、アドレス値は、
（000）H,（001）H,（002）H,……，（7FE）H,（7FF）
Ｈとすることができる。 このように、画像メモリ201への書き込み時と読み出
し時とでアドレスカウント値を逆転させることにより、
主走査方向に対象な画像（鏡像）を出力することができ
る。このような画像処理を行なう場合にも、単にアドレ
スカウンタにおけるアドレス値演算回路に加算器60の替
りに加減算器61を備えるのみの簡単な構成で達成でき
る。

【第３実施例】 以上説明した各実施例においては、アドレスカウンタ
59をリセツトするのは主走査方向である各ラインの先頭
の同期信号Lsyncにより行なつていたが、このリセツト
信号は主走査方向を基準に行なう例に限定されるもので
はなく、副走査方向を基準として行なつてもよい。 この場合の本発明に係る第３実施例のアドレスカウン
タ回路の構成を第10図に示す。 この場合には、副走査方向にはカウンタをクリアさせ
る信号がないため、第10図に示す様に、主走査方向と同
様に、ラツチ８〜15（68〜75）にそれぞれのブロツクの
副走査方向の初期値をラツチさせる。 但し、本実施例においても、第２実施例と同様に初期
値の最上位ビツトはサインビツトとし、該サインビツト
が“0"ならば加減算器94での演算は加算、“1"ならば減
算とする。 そして、アドレスカウンタ93は電源投入時のリセット
信号RSTと共にクリアされ、電源オフまで４ライン毎に
１つ、カウトアツプをし続ける。 そして、前述の初期値Y₀と、このカウント値C₁を加減
算器（アダー）76〜83とにより、加減算され、その計算
値Y₀＋C₁を第６図の副走査方向のイネーブル信号の立ち
上がりの同期信号PS0〜PS7でラツチ84〜91にて、記録紙
１枚につき１づつラツチしていく。 これを、セレクタ92にて、第１実施例と同様に選択し
て、時分割で計算値Y₀＋C₁を出力する。更に、加減算器
61にて、ラツチされた計算値Y₀±C₁と４ラインごとにア
ツプするカウンタ値C2とを加減算され、 YADR＝Ｙ＋C₁±C₂となる。 即ち、初期値の最上位が“0"のときは、YADR＝Y₀＋
（C₂−C₁）初期値の最上位が“1"のときはYADR＝Y₀−
（C₂−C₁）となり、初期値Y₀と、実際のカウント値（C₂
−C₁）とを加減算とた値がIYADRより出力される。 以上説明したように上述の実施例によれば、画像メモ
リのアドレスカウンタを１つにし、時分割実行させる各
ブロツク毎に演算のための初期値を付与し、該各ブロツ
ク毎の初期値とアドレスカウンタのカウント値との加減
算を行い、求められたアドレス値によりメモリアクセス
を行うことにより、あたかもそれぞれのブロツクで独立
にアドレスカウンタが備えられている如くにメモリがア
クセスできる。 これにより、回路規模の縮小化が図れる。 また、上述の実施例によれば、異なる位置のメモリデ
ータに対して、時分割に独立してメモリアクセスを行う
ことができるので、例えば、Ｙ、Ｍ、Ｃ、Ｋの各色成分
について独立して異なる位置のメモリデータを読み出す
ことができる。 従つて、Ｙ、Ｍ、Ｃ、Ｋの各記録器が異なる位置に配
置され、１回の通紙ですべての色成分の記録が完了する
タイプのプリンタにおいて、各色記録器に供給すべきメ
モリデータが異なる場合に本発明は特に有効である。 あるいは、本実施例回路構成をゲートアレイなどにLS
I化したときにも、従来に比しゲート数を削減すること
ができ、コストダウン、及び、シミユレーシヨンの簡略
化による開発投資の削減をすることができる。 なお、上述の入力手段は、CCDラインセンサに限ら
ず、テレビカメラ、スチルビデオカメラ、コンピユータ
のインタフエース等であつても良い。 また、出力手段として色毎の像再生手段を有するタイ
プのレーザビームプリンタ（LBP）や、１つのドラムを
用いるタイプのプリンタであつても良い。また、ドツト
プリンタ、熱転写プリンタ、インクジエツトプリンタ、
熱エネルギーによる膜沸騰を利用して液滴を吐出するタ
イプのヘツドを用いたプリンタ等でも良い。 また、本発明は、画像複写装置に限らず、カラーフア
クシミリ、カラー画像フアイルシステムにも適用するこ
とができる。即ち、第１図のメモリ158の出力に対し
て、モデムを接続することにより、符号化データを送信
することができ、受信側にはデコーダ部159以降の回路
を設けることにより、カラーフアクシミリとして使用す
ることができる。また、メモリ部158を例えば光デイス
クやフレキシブルデイスクにすることにより、フアイル
システムとして使用することもできる。 また、画像の符合化方法は、ブロツク毎に符号化する
ものであれば、直行変換符号化、例えば、いわゆるADCT
（adaptive descrete cosine transform）、ベクトル量
子化等、いずれの符号化を用いても良い。 また、Ｌ・ａ・ｂの成分ではなく、Ｌ・Ｕ・ＶやＹ・
Ｉ・Ｑ等の成分で符号化を行つても良い。 また、輝度成分と色度成分に変換せずに、RGBの成分
のまま符号化しても良い。

【発明の効果】

以上説明したように本発明によれば、記憶手段に対し
てブロツク単位の画像データを書き込む書き込み動作、
及び記憶されたブロツク単位の画像データを複数の出力
先に対して異なるアドレスで読み出す複数の読み出し動
作のそれぞれを予め定められた所定の周期で時分割に行
う制御手段を有することにより、簡易な構成で複数の出
力先への画像データの転送を効率良く行うことができ
る。

【図面の簡単な説明】

第１図は本発明に係る一実施例のブロツク図、 第２図は本実施例において圧縮するブロツクを表わす模
式図、 第３図は第１図に示す本実施例のメモリ部の詳細ブロツ
ク構成図、 第４図は本実施例におけるアドレス生成回路の詳細構成
を示す図、 第５図は本実施例の画像合成制御及び合成画像の読み出
し制御における画像メモリアクセスの時分割処理を表わ
す図、 第６図は本実施例の画像合成制御及び合成画像の読み出
し制御を示す副走査方向イネーブル信号のタイミングチ
ヤート、 第７図は本実施例の画像処理を示すフローチヤート、 第８図は本実施例の画像合成制御及び合成画像の読み出
し制御における画像メモリアクセスの時分割処理の他の
例を表わす図、 第９図は本発明に係る第２実施例におけるアドレス生成
回路の詳細構成を示す図、 第10図は本発明に係る第３実施例におけるアドレス生成
回路の詳細構成を示す図である。 図中、50〜57,68〜75,84〜91……ラツチ、58,92……セ
レクタ、59,93……アドレスカウンタ、60……加算器、6
1,76〜83……加減算器、151……CCD部、152……A/D＆S/
H部、153……シエーデイング補正部、154……入力マス
キング部、155……変倍処理部、156……圧伸部、157…
…エンコーダ部、158……メモリ部、159……デコーダ
部、160……マスキング・UCR部、161……γ補正部、162
……エッジ強調部、163……出力装置、201……画像メモ
リ、202,302,303……ビツトマツプメモリ、203……画像
編集部、204……アドレスカウンタ、205,307,308……セ
レクタ、206,207,304,305……コントロール信号発生部
である。

フロントページの続き (56)参考文献 特開 平２−109176（ＪＰ，Ａ) 特開 昭63−220340（ＪＰ，Ａ) 特開 昭61−67085（ＪＰ，Ａ) 特開 昭58−159579（ＪＰ，Ａ) 特開 昭62−127792（ＪＰ，Ａ) 特開 昭64−3780（ＪＰ，Ａ) 特開 平４−10858（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】画像データをブロツク単位で記憶する記憶
   手段と、 前記記憶手段に前記ブロツク単位の画像データを書き込
   む書き込み動作、及び、前記記憶手段に記憶された前記
   ブロツク単位の画像データを複数の出力先に対して異な
   るアドレスで読み出す複数の読み出し動作のそれぞれを
   予め定められた所定の周期で時分割に行う制御手段とを
   備えることを特徴とする画像処理装置。
2. 【請求項２】前記記憶手段は、ｍ画素×ｎライン（ｍ≧
   1,n≧１）を１ブロツクとして符号化された画像データ
   を記憶することを特徴とする請求項第１項記載の画像処
   理装置。
3. 【請求項３】前記制御手段は、複数の色成分について前
   記ブロツク単位で画像データを時分割に読み出すことを
   特徴とする請求項第１項記載の画像処理装置。
4. 【請求項４】前記制御手段は、前記複数の色成分の時分
   割読み出しを行うための共通のアドレスカウンタを有す
   ることを特徴とする請求項第３記載の画像処理装置。