JP3017242B2 - エラー増幅器及びそのシステム - Google Patents
エラー増幅器及びそのシステムInfo
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- JP3017242B2 JP3017242B2 JP2072248A JP7224890A JP3017242B2 JP 3017242 B2 JP3017242 B2 JP 3017242B2 JP 2072248 A JP2072248 A JP 2072248A JP 7224890 A JP7224890 A JP 7224890A JP 3017242 B2 JP3017242 B2 JP 3017242B2
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
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- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load
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Description
【発明の詳細な説明】 技術分野 本発明は、例えば電流モード制御型DC/DC変換器など
のようなトランスコンダクタンス型電力増幅器を具備す
る自立並列操作型電圧乃至は電流調整器用のエラー増幅
器に関するものである。更に詳細には、本発明は、電流
能力をモジュール的に増加させ且つより高い信頼性を与
えるために並列的に動作されるシステムの完全に冗長且
つ自立的制御を可能とするために一体化した非対称的出
力電流能力を有するエラー増幅器に関するものである。
のようなトランスコンダクタンス型電力増幅器を具備す
る自立並列操作型電圧乃至は電流調整器用のエラー増幅
器に関するものである。更に詳細には、本発明は、電流
能力をモジュール的に増加させ且つより高い信頼性を与
えるために並列的に動作されるシステムの完全に冗長且
つ自立的制御を可能とするために一体化した非対称的出
力電流能力を有するエラー増幅器に関するものである。
従来技術 電流モード制御型DC−DC電圧変換器の設計者の中にお
ける通常のプラクティスは、並列動作型電力セルを有す
るモジュール型システムを設計することである。従っ
て、特定の適用のためのシステムを開発するためには、
設計者は、所望の電力レベルを得るために適宜の数のこ
れらのセルを一体化することが必要であるに過ぎない。
ける通常のプラクティスは、並列動作型電力セルを有す
るモジュール型システムを設計することである。従っ
て、特定の適用のためのシステムを開発するためには、
設計者は、所望の電力レベルを得るために適宜の数のこ
れらのセルを一体化することが必要であるに過ぎない。
第１図は、電圧調整器として使用されるトランスコン
ダクタンス型電力増幅器を持った変換器セルを示してい
る。供給電圧Vsは、入力ノード１へ接続されており、ト
ランスコンダクタンス増幅器２に対する電力を供給して
いる。エラー増幅器３は、基準電圧Vref4と出力電圧V
out10の一部Vfrac9と比較し、且つ出力電流11が抵抗負
荷７上に所要の出力電圧Vout10を発生させるようにトラ
ンスコンダクタンス増幅器２の制御端子８上の電圧を制
御する。典型的には、VrefはほぼVfracに等しい。出力
電圧Vout10の一部の電圧Vfrac9は、典型的には、トラン
スコンダクタンス増幅器２の出力端と接地との間に結合
されている一対の抵抗R1及びR2を横断して形成されてい
る分圧器回路によって発生される。
ダクタンス型電力増幅器を持った変換器セルを示してい
る。供給電圧Vsは、入力ノード１へ接続されており、ト
ランスコンダクタンス増幅器２に対する電力を供給して
いる。エラー増幅器３は、基準電圧Vref4と出力電圧V
out10の一部Vfrac9と比較し、且つ出力電流11が抵抗負
荷７上に所要の出力電圧Vout10を発生させるようにトラ
ンスコンダクタンス増幅器２の制御端子８上の電圧を制
御する。典型的には、VrefはほぼVfracに等しい。出力
電圧Vout10の一部の電圧Vfrac9は、典型的には、トラン
スコンダクタンス増幅器２の出力端と接地との間に結合
されている一対の抵抗R1及びR2を横断して形成されてい
る分圧器回路によって発生される。
第２図は、システムの出力電流能力を増加させるため
に使用される従来の並列接続した複数個のトランスコン
ダクタンスセルを示している。第２図のシステムは、３
個の変換器セル30a,30b,30cを有しており、勿論、適
宜、これより多くのセル又はこれより少ない数のセルを
使用することも可能である。セル30a,30b,30cの各々
は、トランスコンダクタンス型電力増幅器（DC変換器）
32、エラー増幅器34及び各基準供給電圧Vref36から構成
されている。各セルの要素に対する各参照番号には、適
宜、a,b,cを付して示してある。
に使用される従来の並列接続した複数個のトランスコン
ダクタンスセルを示している。第２図のシステムは、３
個の変換器セル30a,30b,30cを有しており、勿論、適
宜、これより多くのセル又はこれより少ない数のセルを
使用することも可能である。セル30a,30b,30cの各々
は、トランスコンダクタンス型電力増幅器（DC変換器）
32、エラー増幅器34及び各基準供給電圧Vref36から構成
されている。各セルの要素に対する各参照番号には、適
宜、a,b,cを付して示してある。
変換されるべき供給電圧がDC入力端子38へ印加され、
端子38は各DC変換器32の入力端40へ電気的に結合されて
いる。DC変換器出力端42は、ノード44において電気的に
共通結合されている。ノード44は、更に、分圧器抵抗4
6、負荷50及び出力ノード52へ結合されている。分圧器
抵抗46は、更に、ノード48へ結合されている。ノード48
は、分圧器抵抗54へ結合されている。分圧器抵抗54及び
負荷50は、各々、接地へ結合されている。
端子38は各DC変換器32の入力端40へ電気的に結合されて
いる。DC変換器出力端42は、ノード44において電気的に
共通結合されている。ノード44は、更に、分圧器抵抗4
6、負荷50及び出力ノード52へ結合されている。分圧器
抵抗46は、更に、ノード48へ結合されている。ノード48
は、分圧器抵抗54へ結合されている。分圧器抵抗54及び
負荷50は、各々、接地へ結合されている。
ノード48は、エラー増幅器入力端56aへ結合されてい
る。エラー増幅器入力端56aにおける電圧は、基準電圧V
ref36aと比較されて、エラーが発生したか否かを決定す
る。ノード44上におけるDC電圧におけるエラーは、エラ
ー増幅器34aによって増幅され、且つエラー増幅器出力
端58aへ印加される。エラー増幅器出力端58a上の電圧
は、各トランスコンダクタンス型電力増幅器32の各入力
端64へ印加される。制御入力端64へ印加される信号は、
トランスコンダクタンス型電力増幅器32の出力電流Iout
43を駆動して、負荷50上に所要の出力電圧を発生し、従
って検知電圧56aは、常に、ほぼ基準電圧62aと等しい。
個別的なセルの出力電流43の和は、このシステムの出力
電流45を与える。各セル30におけるトランスコンダクタ
ンス増幅器32のトランスコンダクタンスが互いにほぼ等
しい場合には、これらのセルは、ほぼ等しい出力電流45
を共用する。なぜならば、制御電圧64は各セルに対して
共通しているからである。各セルの出力電流が、許容さ
れる電力散逸によって、Imaxへ制限されている場合に
は、ｎ個のセルからなるシステムの全出力電流はｎ×I
maxである。この場合、３個のセルの場合にはｎ＝３で
ある。このシステムの一つの欠点は、それがエラー増幅
器の１個のみを使用するということである。アクティブ
はエラー増幅器34aを有するセルは、全システムを制御
し、且つ通常、マスターと呼ばれる。このマスターエラ
ー増幅器34aが故障すると、システム全体が故障し、即
ちシステムは完全な冗長状態にはない。この場合の別の
欠点は、並列動作（64、58）を得るためには、セル毎に
２個の制御接続点（又は集積化した場合にはピン）が必
要であるということである。
る。エラー増幅器入力端56aにおける電圧は、基準電圧V
ref36aと比較されて、エラーが発生したか否かを決定す
る。ノード44上におけるDC電圧におけるエラーは、エラ
ー増幅器34aによって増幅され、且つエラー増幅器出力
端58aへ印加される。エラー増幅器出力端58a上の電圧
は、各トランスコンダクタンス型電力増幅器32の各入力
端64へ印加される。制御入力端64へ印加される信号は、
トランスコンダクタンス型電力増幅器32の出力電流Iout
43を駆動して、負荷50上に所要の出力電圧を発生し、従
って検知電圧56aは、常に、ほぼ基準電圧62aと等しい。
個別的なセルの出力電流43の和は、このシステムの出力
電流45を与える。各セル30におけるトランスコンダクタ
ンス増幅器32のトランスコンダクタンスが互いにほぼ等
しい場合には、これらのセルは、ほぼ等しい出力電流45
を共用する。なぜならば、制御電圧64は各セルに対して
共通しているからである。各セルの出力電流が、許容さ
れる電力散逸によって、Imaxへ制限されている場合に
は、ｎ個のセルからなるシステムの全出力電流はｎ×I
maxである。この場合、３個のセルの場合にはｎ＝３で
ある。このシステムの一つの欠点は、それがエラー増幅
器の１個のみを使用するということである。アクティブ
はエラー増幅器34aを有するセルは、全システムを制御
し、且つ通常、マスターと呼ばれる。このマスターエラ
ー増幅器34aが故障すると、システム全体が故障し、即
ちシステムは完全な冗長状態にはない。この場合の別の
欠点は、並列動作（64、58）を得るためには、セル毎に
２個の制御接続点（又は集積化した場合にはピン）が必
要であるということである。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、信頼性が高く完全
な冗長度を有しマスターを必要としないモジュール型適
用において使用するエラー増幅器回路を提供することで
ある。本発明の別の目的とするところは、上述した本発
明の特徴を、モジュール毎に単に１個の制御アクセスで
提供するということである。
述した如き従来技術の欠点を解消し、信頼性が高く完全
な冗長度を有しマスターを必要としないモジュール型適
用において使用するエラー増幅器回路を提供することで
ある。本発明の別の目的とするところは、上述した本発
明の特徴を、モジュール毎に単に１個の制御アクセスで
提供するということである。
構 成 本発明によれば、トランスコンダクタンス型電力増幅
器を具備する並列動作される複数個の電圧乃至は電流調
整器に使用するエラー増幅器システムが提供される。こ
のエラー増幅器は、例えば、線形電圧調整器又はDC−DC
変換器と共に使用することが可能である。本システム
は、複数個のエラー増幅器を有している。各エラー増幅
器は、出力手段と、出力手段の各々を他の全てのこの様
な出力手段へ電気的に結合する手段と、各出力手段に対
し非対称的電流能力を確立する手段とを有している。非
対称的電流能力は、電流消費乃至は吸込み（シンク）電
流能力よりも大きな電流供給乃至は湧き出し（ソース）
電流能力を有している。更に、各増幅器は、該増幅器が
吸込み側で飽和状態で動作しているか、その線形範囲の
外側で動作しているかを検知する内部検知回路を有して
おり、且つ結果的に得られるフィードバックが正である
ように少量だけその基準入力端上の電圧を変化させ、そ
の結果小さなヒステリシスを発生させて、増幅器の活性
状態と非活性状態との間の振動のない遷移を確保してい
る。
器を具備する並列動作される複数個の電圧乃至は電流調
整器に使用するエラー増幅器システムが提供される。こ
のエラー増幅器は、例えば、線形電圧調整器又はDC−DC
変換器と共に使用することが可能である。本システム
は、複数個のエラー増幅器を有している。各エラー増幅
器は、出力手段と、出力手段の各々を他の全てのこの様
な出力手段へ電気的に結合する手段と、各出力手段に対
し非対称的電流能力を確立する手段とを有している。非
対称的電流能力は、電流消費乃至は吸込み（シンク）電
流能力よりも大きな電流供給乃至は湧き出し（ソース）
電流能力を有している。更に、各増幅器は、該増幅器が
吸込み側で飽和状態で動作しているか、その線形範囲の
外側で動作しているかを検知する内部検知回路を有して
おり、且つ結果的に得られるフィードバックが正である
ように少量だけその基準入力端上の電圧を変化させ、そ
の結果小さなヒステリシスを発生させて、増幅器の活性
状態と非活性状態との間の振動のない遷移を確保してい
る。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
第３図に示した本発明の好適実施例のブロック図は、
以下の点を除いて、第２図に示した従来技術のブロック
図と同様である。分圧器抵抗46及び54とエラー増幅器入
力端56aとの間に結合されているノード48は、更に、エ
ラー増幅器入力端56b及び56cへ結合されている。エラー
増幅器58の出力端は、トランスコンダクタンス増幅器32
の制御入力端64へ内部的に接続されている。各エラー増
幅器出力端58a,58b,58cは、互いに結合されて、共通制
御ノード78を形成している。抵抗72が、エラー増幅器電
流制御ノード74と共に、基準電圧回路内に直列して設け
られている。
以下の点を除いて、第２図に示した従来技術のブロック
図と同様である。分圧器抵抗46及び54とエラー増幅器入
力端56aとの間に結合されているノード48は、更に、エ
ラー増幅器入力端56b及び56cへ結合されている。エラー
増幅器58の出力端は、トランスコンダクタンス増幅器32
の制御入力端64へ内部的に接続されている。各エラー増
幅器出力端58a,58b,58cは、互いに結合されて、共通制
御ノード78を形成している。抵抗72が、エラー増幅器電
流制御ノード74と共に、基準電圧回路内に直列して設け
られている。
本発明のエラー増幅器34a,34b,34cの各々は、一つの
エラー増幅器のみが任意の与えられた時間に動作するよ
うに構成されている。基準入力端62上で最高の電圧を有
するエラー増幅器のみがアクティブ即ち活性状態とな
る。その他の全てのエラー増幅器は非活性状態であり、
従ってそれらの最大吸込み電流をシンク即ち吸込んでい
る。これらエラー増幅器の非対称的出力電流能力は、活
性状態にあるエラー増幅器１個のみが、非活性状態にあ
る全ての増幅器の和よりも大きな電流をソース即ち湧き
出すことを可能とし、且つその際にノード78上の電圧を
制御し、且つこの電圧を介して、システム全体の出力電
流及び電圧を制御することを可能とする。
エラー増幅器のみが任意の与えられた時間に動作するよ
うに構成されている。基準入力端62上で最高の電圧を有
するエラー増幅器のみがアクティブ即ち活性状態とな
る。その他の全てのエラー増幅器は非活性状態であり、
従ってそれらの最大吸込み電流をシンク即ち吸込んでい
る。これらエラー増幅器の非対称的出力電流能力は、活
性状態にあるエラー増幅器１個のみが、非活性状態にあ
る全ての増幅器の和よりも大きな電流をソース即ち湧き
出すことを可能とし、且つその際にノード78上の電圧を
制御し、且つこの電圧を介して、システム全体の出力電
流及び電圧を制御することを可能とする。
各エラー増幅器は、それが非活性状態にあることを検
知するための内部検知回路を有している。電流制御ノー
ド74は、該増幅器が非活性状態にある場合の少量の電流
をシンク即ち吸込む。ノード74上の電流は、抵抗72上で
小さな電圧降下を発生し、それは非活性状態にあるエラ
ー増幅器の基準入力端64の電位を低下させ、有限の出力
インピーダンス、雑音及びドリフトなどに起因して活性
状態にあるエラー増幅器の出力端上に負荷的降下を与え
ることを包含する二次的効果に起因して、非活性状態に
ある増幅器がターンオンしたりターンオフしたりするこ
とがないことを確保する。
知するための内部検知回路を有している。電流制御ノー
ド74は、該増幅器が非活性状態にある場合の少量の電流
をシンク即ち吸込む。ノード74上の電流は、抵抗72上で
小さな電圧降下を発生し、それは非活性状態にあるエラ
ー増幅器の基準入力端64の電位を低下させ、有限の出力
インピーダンス、雑音及びドリフトなどに起因して活性
状態にあるエラー増幅器の出力端上に負荷的降下を与え
ることを包含する二次的効果に起因して、非活性状態に
ある増幅器がターンオンしたりターンオフしたりするこ
とがないことを確保する。
第４図に示した回路は、この様なエラー増幅器の回路
実施例の一つである。第４図のエラー増幅器は、電流制
限回路及びトランジスタ150を除いて、従来の構成を有
している。この回路は、電圧供給ノード81及び接地ノー
ド82を有している。この回路の入力段は、差動増幅器91
を有している。差動増幅器91は、PNPトランジスタ86の
ベースへ結合されている反転入力端84と、PNPトランジ
スタ90のベースへ結合されている非反転基準入力端88と
を有している。トランジスタ86及び90のコレクタは、２
トランジスタNPN電流ミラー93のコレクタへ結合されて
いる。PNPトランジスタ86のコレクタは、NPNトランジス
タ92のコレクタへ結合されている。PNPトランジスタ90
のコレクタは、NPNトランジスタ94のコレクタへ結合さ
れている。トランジスタ92及び94のベースは、共通結合
されており、且つトランジスタ92のコレクタヘ結合され
ている。トランジスタ92及び94のエミッタは接地82へ結
合されている。
実施例の一つである。第４図のエラー増幅器は、電流制
限回路及びトランジスタ150を除いて、従来の構成を有
している。この回路は、電圧供給ノード81及び接地ノー
ド82を有している。この回路の入力段は、差動増幅器91
を有している。差動増幅器91は、PNPトランジスタ86の
ベースへ結合されている反転入力端84と、PNPトランジ
スタ90のベースへ結合されている非反転基準入力端88と
を有している。トランジスタ86及び90のコレクタは、２
トランジスタNPN電流ミラー93のコレクタへ結合されて
いる。PNPトランジスタ86のコレクタは、NPNトランジス
タ92のコレクタへ結合されている。PNPトランジスタ90
のコレクタは、NPNトランジスタ94のコレクタへ結合さ
れている。トランジスタ92及び94のベースは、共通結合
されており、且つトランジスタ92のコレクタヘ結合され
ている。トランジスタ92及び94のエミッタは接地82へ結
合されている。
トランジスタ86のエミッタは抵抗96へ結合されてい
る。トランジスタ90のエミッタは別の抵抗98へ結合され
ている。抵抗96及び98の各々は、トランジスタ100のコ
レクタへ結合されている。トランジスタ100及び102は、
差動増幅器91をバイアスするために使用される電流ミラ
ーPNP対101である。トランジスタ100及び102のベースは
共通結合されている。トランジスタ102のエミッタは、
抵抗104を介して、供給電圧81へ結合されている。
る。トランジスタ90のエミッタは別の抵抗98へ結合され
ている。抵抗96及び98の各々は、トランジスタ100のコ
レクタへ結合されている。トランジスタ100及び102は、
差動増幅器91をバイアスするために使用される電流ミラ
ーPNP対101である。トランジスタ100及び102のベースは
共通結合されている。トランジスタ102のエミッタは、
抵抗104を介して、供給電圧81へ結合されている。
トランジスタ100のエミッタは、抵抗106を介して、供
給電圧81へ結合されている。トランジスタ102のコレク
タは、トランジスタ102及び100のベースへ結合されてお
り、且つ更に抵抗108へ結合されている。抵抗108は、更
に、接地82へ結合されている。後述する如く、トランジ
スタ100のエミッタは、吸込み側の電流制限における役
割を行なう。トランジスタ100のエミッタはNPNトランジ
スタ110のコレクタへ結合されている。トランジスタ110
のエミッタは接地82へ結合されている。トランジスタ11
0のベースはNPNトランジスタ112のベース及びコレクタ
へ結合されている。
給電圧81へ結合されている。トランジスタ102のコレク
タは、トランジスタ102及び100のベースへ結合されてお
り、且つ更に抵抗108へ結合されている。抵抗108は、更
に、接地82へ結合されている。後述する如く、トランジ
スタ100のエミッタは、吸込み側の電流制限における役
割を行なう。トランジスタ100のエミッタはNPNトランジ
スタ110のコレクタへ結合されている。トランジスタ110
のエミッタは接地82へ結合されている。トランジスタ11
0のベースはNPNトランジスタ112のベース及びコレクタ
へ結合されている。
トランジスタ112のエミッタは接地82へ結合されてい
る。トランジスタ112のコレクタは、更に、吸込み電流
検知抵抗114へ結合され、且つPNPトランジスタ116のコ
レクタへ結合されている。吸込み電流検知抵抗Rsink114
は、更に、接地へ結合されている。トランジスタ116の
エミッタは、エラー増幅器の出力端118へ結合されてい
る。トランジスタ102のベースは、PNPトランジスタ120
のベースを駆動する。トランジスタ120のエミッタは抵
抗122へ結合されている。抵抗122は、更に、供給電圧81
へ結合されている。トランジスタ120のコレクタは、NPN
トランジスタ124のコレクタ及びベースへ結合されてお
り、且つ出力高駆動トランジスタ126のベースへ結合さ
れている。
る。トランジスタ112のコレクタは、更に、吸込み電流
検知抵抗114へ結合され、且つPNPトランジスタ116のコ
レクタへ結合されている。吸込み電流検知抵抗Rsink114
は、更に、接地へ結合されている。トランジスタ116の
エミッタは、エラー増幅器の出力端118へ結合されてい
る。トランジスタ102のベースは、PNPトランジスタ120
のベースを駆動する。トランジスタ120のエミッタは抵
抗122へ結合されている。抵抗122は、更に、供給電圧81
へ結合されている。トランジスタ120のコレクタは、NPN
トランジスタ124のコレクタ及びベースへ結合されてお
り、且つ出力高駆動トランジスタ126のベースへ結合さ
れている。
トランジスタ94のコレクタはトランジスタ128のベー
スと、コンデンサ130と、ダイオード132の正電極へ結合
されている。トランジスタ128のコレクタは電圧供給源8
1へ結合されている。トランジスタ128のエミッタは、ト
ランジスタ134のベース及び抵抗136へ結合されている。
抵抗136は、更に、接地82へ結合されている。トランジ
スタ134のコレクタは、ダイオード132の負端子と、トラ
ンジスタ138のベースと、コンデンサ130の第二端子とに
結合されている。トランジスタ134のエミッタは抵抗140
へ結合されている。抵抗140の他の端子は接地82へ結合
されている。
スと、コンデンサ130と、ダイオード132の正電極へ結合
されている。トランジスタ128のコレクタは電圧供給源8
1へ結合されている。トランジスタ128のエミッタは、ト
ランジスタ134のベース及び抵抗136へ結合されている。
抵抗136は、更に、接地82へ結合されている。トランジ
スタ134のコレクタは、ダイオード132の負端子と、トラ
ンジスタ138のベースと、コンデンサ130の第二端子とに
結合されている。トランジスタ134のエミッタは抵抗140
へ結合されている。抵抗140の他の端子は接地82へ結合
されている。
PNPトランジスタ138のコレクタは、トランジスタ138
のベースへ結合されると共にトランジスタ134のコレク
タ及びトランジスタ116のベースへ結合されている。ト
ランジスタ138のエミッタはNPNトランジスタ124のエミ
ッタへ結合されている。トランジスタ126のコレクタ
は、PNPトランジスタ142のベースへ結合されると共に湧
き出し電流検知抵抗144へ結合されている。湧き出し電
流検知抵抗144は、更に、電圧供給源81へ結合されてい
る。PNPトランジスタ142のエミッタは、電圧供給源81へ
結合されている。トランジスタ142のコレクタは、トラ
ンジスタ146のコレクタ及びベースへ結合されると共
に、トランジスタ148のベースへ結合されている。トラ
ンジスタ146及び148のエミッタは接地82へ結合されてい
る。トランジスタ148のコレクタはトランジスタ120のエ
ミッタへ結合されている。
のベースへ結合されると共にトランジスタ134のコレク
タ及びトランジスタ116のベースへ結合されている。ト
ランジスタ138のエミッタはNPNトランジスタ124のエミ
ッタへ結合されている。トランジスタ126のコレクタ
は、PNPトランジスタ142のベースへ結合されると共に湧
き出し電流検知抵抗144へ結合されている。湧き出し電
流検知抵抗144は、更に、電圧供給源81へ結合されてい
る。PNPトランジスタ142のエミッタは、電圧供給源81へ
結合されている。トランジスタ142のコレクタは、トラ
ンジスタ146のコレクタ及びベースへ結合されると共
に、トランジスタ148のベースへ結合されている。トラ
ンジスタ146及び148のエミッタは接地82へ結合されてい
る。トランジスタ148のコレクタはトランジスタ120のエ
ミッタへ結合されている。
NPNトランジスタのベースはトランジスタ110及び112
のベースへ結合されており、そのエミッタは接地82へ結
合されており、且つそのコレクタは該増幅器の非反転入
力端88へ結合されている。
のベースへ結合されており、そのエミッタは接地82へ結
合されており、且つそのコレクタは該増幅器の非反転入
力端88へ結合されている。
吸込み側電流制限構成は以下の如くに動作する。吸込
み方向負荷電流が検知抵抗Rsink114を介して流れる。こ
の抵抗上の電圧降下がVBE（室温において約700mV）より
も低いと、トランジスタ110及び150はオフであり、従っ
てそれらのコレクタ電流はほぼゼロである。該増幅器に
より吸込まれる電流が増加すると、トランジスタ110を
横断しての電圧降下がVBEを超え且つ該トランジスタを
ターンオンさせ且つトランジスタ100のエミッタのプル
ダウンする。このことは、差動増幅器101のトランジス
タ86及び90のバイアス電流を減少させ、主要な増幅器ト
ランジスタ128及び134の使用可能なベース電流を減少さ
せ、且つ究極的に出力トランジスタ116の使用可能なベ
ース電流を減少させ、その結果、使用可能な出力吸込み
電流を制限する。この吸込み電流制限ループ利得は、ト
ランジスタ110及び112のエミッタ面積比によって影響さ
せることが可能である。吸込み電流制限が活性状態にあ
ると、トランジスタ110は電流を導通させ、且つトラン
ジスタ150も電流を導通させる。なぜならば、そのベー
ス・エミッタ間のダイオードがトランジスタ110の一つ
と並列に接続されるからである。この場合にトランジス
タ150のコレクタによって吸込まれる電流は、ノード88
内に流れ、且つ第３図に関連して説明した如く、このノ
ードに外部的に接続される抵抗上で電圧降下を発生させ
る。
み方向負荷電流が検知抵抗Rsink114を介して流れる。こ
の抵抗上の電圧降下がVBE（室温において約700mV）より
も低いと、トランジスタ110及び150はオフであり、従っ
てそれらのコレクタ電流はほぼゼロである。該増幅器に
より吸込まれる電流が増加すると、トランジスタ110を
横断しての電圧降下がVBEを超え且つ該トランジスタを
ターンオンさせ且つトランジスタ100のエミッタのプル
ダウンする。このことは、差動増幅器101のトランジス
タ86及び90のバイアス電流を減少させ、主要な増幅器ト
ランジスタ128及び134の使用可能なベース電流を減少さ
せ、且つ究極的に出力トランジスタ116の使用可能なベ
ース電流を減少させ、その結果、使用可能な出力吸込み
電流を制限する。この吸込み電流制限ループ利得は、ト
ランジスタ110及び112のエミッタ面積比によって影響さ
せることが可能である。吸込み電流制限が活性状態にあ
ると、トランジスタ110は電流を導通させ、且つトラン
ジスタ150も電流を導通させる。なぜならば、そのベー
ス・エミッタ間のダイオードがトランジスタ110の一つ
と並列に接続されるからである。この場合にトランジス
タ150のコレクタによって吸込まれる電流は、ノード88
内に流れ、且つ第３図に関連して説明した如く、このノ
ードに外部的に接続される抵抗上で電圧降下を発生させ
る。
湧き出し側電流制限用のトリガレベルは、並列動作さ
れるシステムの最大数の最大吸込み電流の和よりも高い
ものでなければならない。該回路は、低い方の制限と同
様に動作する。抵抗144湧き出し電流検知抵抗上の電圧
降下が1VBE電圧降下を超えると、トランジスタ14がター
ンオンし、その電流は電流ミラーのトランジスタ146−1
48によって流され、且つトランジスタ120のエミッタを
プルダウンし、その際にトランジスタ120のコレクタ電
流及びトランジスタ126の使用可能なベース電流を制限
する。
れるシステムの最大数の最大吸込み電流の和よりも高い
ものでなければならない。該回路は、低い方の制限と同
様に動作する。抵抗144湧き出し電流検知抵抗上の電圧
降下が1VBE電圧降下を超えると、トランジスタ14がター
ンオンし、その電流は電流ミラーのトランジスタ146−1
48によって流され、且つトランジスタ120のエミッタを
プルダウンし、その際にトランジスタ120のコレクタ電
流及びトランジスタ126の使用可能なベース電流を制限
する。
第５図は、エラー増幅器の別の実施例を示している。
非対称的出力電流能力は、エミッタホロワ出力段の本質
的な特性であり、最大吸込み電流は、プルダウン電流22
2によって制限され、一方最大湧き出し電流はプルアッ
プ電流218に出力トランジスタ220の利得係数βを掛けた
ものによって制限される。
非対称的出力電流能力は、エミッタホロワ出力段の本質
的な特性であり、最大吸込み電流は、プルダウン電流22
2によって制限され、一方最大湧き出し電流はプルアッ
プ電流218に出力トランジスタ220の利得係数βを掛けた
ものによって制限される。
出力段がその最大電流をシンク即ち吸込むと、主要増
幅器トランジスタ214は、ほぼ飽和状態となり、且つト
ランジスタ216がターンオンしてノード226（即ち、増幅
器の非反転入力端）から幾らかの電流を吸込み、その際
に正フィードバックを形成する。この電流量は、抵抗22
8によって制限される。
幅器トランジスタ214は、ほぼ飽和状態となり、且つト
ランジスタ216がターンオンしてノード226（即ち、増幅
器の非反転入力端）から幾らかの電流を吸込み、その際
に正フィードバックを形成する。この電流量は、抵抗22
8によって制限される。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
第１図はトランスコンダクタンス型電力増幅器を使用す
る電圧調整器セルを示した説明図、第２図は従来技術を
示したブロック図、第３図は本発明の全体的構成を示し
た概略図、第４図及び第５図は本発明のエラー増幅器の
各実施例を示した各概略図、である。 （符号の説明） 32:トランスコンダクタンス増幅器 34:エラー増幅器 56:エラー増幅器入力端 58:エラー増幅器出力端 62:基準入力端 74:エラー増幅器電流制御ノード 78:共通制御ノード 81:電圧供給ノード 82:接地ノード 91:差動増幅器
る電圧調整器セルを示した説明図、第２図は従来技術を
示したブロック図、第３図は本発明の全体的構成を示し
た概略図、第４図及び第５図は本発明のエラー増幅器の
各実施例を示した各概略図、である。 （符号の説明） 32:トランスコンダクタンス増幅器 34:エラー増幅器 56:エラー増幅器入力端 58:エラー増幅器出力端 62:基準入力端 74:エラー増幅器電流制御ノード 78:共通制御ノード 81:電圧供給ノード 82:接地ノード 91:差動増幅器
Claims (3)
- 【請求項１】DC−DC電圧変換器用のエラー増幅器システ
ムにおいて、 （ａ）電流能力を増加させるべく電気的に結合された複
数個のDC変換段が設けられており、 （ｂ）各々がオペアンプを具備する複数個のエラー増幅
器が設けられており、 （ｃ）前記各段が前記エラー増幅器の内の１個を有して
おり、 （ｄ）前記エラー増幅器の各々が、（１）電流湧き出し
手段と、（２）電流吸い込み手段と、（３）前記電流湧
き出し手段及び前記電流吸い込み手段へ結合されている
出力手段と、を有しており、 （ｅ）前記出力手段の各々を全ての他の前記出力手段へ
電気的に結合する手段が設けられており、 （ｆ）前記電流吸い込み手段に対する第２電流担持能力
よりも大きな前記電流湧き出し手段に対する第１電流担
持能力を有しており、前記エラー増幅器の各々に対し非
対称的電流限界を確立する手段が設けられており、 前記エラー増幅器の各々に対する前記第１電流担持能力
が前記第２電流担持能力の全ての結合した値よりも一層
大きいものであることを特徴とするエラー増幅器システ
ム。 - 【請求項２】エラー増幅器において、 （ａ）複数個の差動増幅器が設けられており、前記各差
動増幅器は、 （１）第１入力端であって、前記各差動増幅器の第１入
力端は他の全ての第１入力端へ結合されている第１入力
端と、 （３）出力端であって、前記各差動増幅器の出力端は他
の全ての出力端へ結合されている出力端と、 （４）出力湧き出し電流能力と、 （５）出力吸い込み電流能力と、 （６）非対称的電流出力電流能力と、 を有しており、 （ｂ）基準電圧が前記第２入力端へ結合されており、 前記各電流湧き出し能力は前記電流吸い込み能力の全て
の和を湧き出すことが可能であることを特徴とするエラ
ー増幅器。 - 【請求項３】特許請求の範囲第２項において、前記各増
幅器が、更に、 （ａ）最大吸い込み電流出力レベルと、 （ｂ）前記増幅器がその最大吸い込み電流出力レベルで
動作しているか否かを検知する検知回路と、 （ｃ）前記増幅器がその最大吸い込み電流出力レベルで
動作していることを前記検知回路が検知すると信号を発
生する応答手段と、 （ｄ）前記信号に応答して前記基準電圧を変化させ正フ
ィードバックを発生する手段と、 を有することを特徴とするエラー増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US328,166 | 1989-03-24 | ||
| US07/328,166 US4920309A (en) | 1989-03-24 | 1989-03-24 | Error amplifier for use with parallel operated autonomous current or voltage regulators using transconductance type power amplifiers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02292906A JPH02292906A (ja) | 1990-12-04 |
| JP3017242B2 true JP3017242B2 (ja) | 2000-03-06 |
Family
ID=23279793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072248A Expired - Lifetime JP3017242B2 (ja) | 1989-03-24 | 1990-03-23 | エラー増幅器及びそのシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4920309A (ja) |
| EP (1) | EP0388802B1 (ja) |
| JP (1) | JP3017242B2 (ja) |
| KR (1) | KR0125941B1 (ja) |
| CA (1) | CA1296396C (ja) |
| DE (1) | DE69026858T2 (ja) |
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