JP3002573B2 - 半導体回路素子の実装構造 - Google Patents
半導体回路素子の実装構造Info
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- JP3002573B2 JP3002573B2 JP3223972A JP22397291A JP3002573B2 JP 3002573 B2 JP3002573 B2 JP 3002573B2 JP 3223972 A JP3223972 A JP 3223972A JP 22397291 A JP22397291 A JP 22397291A JP 3002573 B2 JP3002573 B2 JP 3002573B2
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- semiconductor circuit
- circuit element
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路素子をプリ
ント基板等に実装する構造に係り、特に、半導体回路素
子を安定に高速動作させることができる技術に関する。
ント基板等に実装する構造に係り、特に、半導体回路素
子を安定に高速動作させることができる技術に関する。
【０００２】
【従来の技術】従来、例えばＳＯＰ（スモール アウト
ライン パッケージ(Small Outline Package)）、ＱＦＰ
（クウォド フラット パッケージ(Quad Flat Packag
e)）等のパッケージを有する半導体回路素子は、例え
ば、特開昭６３−２８４８９２号公報に記載されている
ように、プリント基板上に形成した配線パターン上に該
半導体回路素子のリードを半田付けにより接続して実装
するのが一般的である。
ライン パッケージ(Small Outline Package)）、ＱＦＰ
（クウォド フラット パッケージ(Quad Flat Packag
e)）等のパッケージを有する半導体回路素子は、例え
ば、特開昭６３−２８４８９２号公報に記載されている
ように、プリント基板上に形成した配線パターン上に該
半導体回路素子のリードを半田付けにより接続して実装
するのが一般的である。
【０００３】
【発明が解決しようとする課題】上記従来技術では、プ
リント基板の配線パターンに公知のマイクロストリップ
ラインやストリップラインを用いて特性インピーダンス
を制御する場合でも、半導体回路素子のリードとプリン
ト基板の配線パターンとの間に特性インピーダンスの不
連続点を生じ、また、リードがグランドプレーンから遠
くなるために、リードのインダクタンスが高く、リード
間結合が密になる結果として、信号の反射、リンギン
グ、漏話雑音等により波形歪を発生させる。特に、高速
で動作する半導体回路素子では、このような波形歪によ
り素子の誤動作、不安定動作を引き起こすという問題が
あった。近年、種々の電子機器の高機能化に伴い、信号
処理速度は高速化しており、半導体回路素子を高速に動
作させる必要性が増加しているので、この問題は重要で
ある。
リント基板の配線パターンに公知のマイクロストリップ
ラインやストリップラインを用いて特性インピーダンス
を制御する場合でも、半導体回路素子のリードとプリン
ト基板の配線パターンとの間に特性インピーダンスの不
連続点を生じ、また、リードがグランドプレーンから遠
くなるために、リードのインダクタンスが高く、リード
間結合が密になる結果として、信号の反射、リンギン
グ、漏話雑音等により波形歪を発生させる。特に、高速
で動作する半導体回路素子では、このような波形歪によ
り素子の誤動作、不安定動作を引き起こすという問題が
あった。近年、種々の電子機器の高機能化に伴い、信号
処理速度は高速化しており、半導体回路素子を高速に動
作させる必要性が増加しているので、この問題は重要で
ある。
【０００４】また、特開昭６３−１４９５４０号公報、
特開平２−２９１１４０号公報、特開平２−３６０６６
号公報、特開平２−４７０５２号公報には、上記の問題
を解決するための技術が開示されている。しかし、これ
らは、パッケージを有する半導体回路素子、またはプリ
ント基板自体に、絶縁層を介して遮蔽用の導体層、シー
ルドカバー、あるいは導電性の電磁シールド層を一体的
に設けたものである。したがって、半導体回路素子のリ
ードの特性インピーダンスとプリント基板の配線パター
ンの特性インピーダンスとをマッチングさせることがで
きず、半導体回路素子のリードまたはプリント基板の配
線パターンの特性インピーダンスに合わせてプリント基
板または半導体回路素子を作製する必要があった。
特開平２−２９１１４０号公報、特開平２−３６０６６
号公報、特開平２−４７０５２号公報には、上記の問題
を解決するための技術が開示されている。しかし、これ
らは、パッケージを有する半導体回路素子、またはプリ
ント基板自体に、絶縁層を介して遮蔽用の導体層、シー
ルドカバー、あるいは導電性の電磁シールド層を一体的
に設けたものである。したがって、半導体回路素子のリ
ードの特性インピーダンスとプリント基板の配線パター
ンの特性インピーダンスとをマッチングさせることがで
きず、半導体回路素子のリードまたはプリント基板の配
線パターンの特性インピーダンスに合わせてプリント基
板または半導体回路素子を作製する必要があった。
【０００５】本発明の目的は、上記の信号の反射、リン
ギング、漏話雑音等に起因する波形歪や素子の誤動作を
抑制することができ、半導体回路素子を安定に高速動作
させることができる半導体回路素子の実装構造を提供す
ることがある。
ギング、漏話雑音等に起因する波形歪や素子の誤動作を
抑制することができ、半導体回路素子を安定に高速動作
させることができる半導体回路素子の実装構造を提供す
ることがある。
【０００６】また、本発明の他の目的は、種々の半導体
回路素子のリードの特性インピーダンスとプリント基板
の配線パターンの特性インピーダンスとを容易にマッチ
ングさせることができる半導体回路素子の実装構造を提
供することにある。
回路素子のリードの特性インピーダンスとプリント基板
の配線パターンの特性インピーダンスとを容易にマッチ
ングさせることができる半導体回路素子の実装構造を提
供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、上記半導体回路素子のリード部の上面、
下面の少なくとも一方に、絶縁層と導体層の少なくとも
２層からなる別部材のサブ・グランドプレーン構造体
を、上記絶縁層が上記リード部に接触するように設け、
かつ上記導電層を上記プリント基板のグランドプレーン
に電気的に接続することを特徴とする。
に、本発明は、上記半導体回路素子のリード部の上面、
下面の少なくとも一方に、絶縁層と導体層の少なくとも
２層からなる別部材のサブ・グランドプレーン構造体
を、上記絶縁層が上記リード部に接触するように設け、
かつ上記導電層を上記プリント基板のグランドプレーン
に電気的に接続することを特徴とする。
【０００８】また、上記サブ・グランドプレーン構造体
が、第１の絶縁層／導体層／第２の絶縁層の少なくとも
３層からなり、上記絶縁層の一方を上記リードに接触す
るように設けたことを特徴とする。
が、第１の絶縁層／導体層／第２の絶縁層の少なくとも
３層からなり、上記絶縁層の一方を上記リードに接触す
るように設けたことを特徴とする。
【０００９】また、上記リード部に接触しない方の上記
絶縁層を上記導体層を酸化して形成することを特徴とす
る。
絶縁層を上記導体層を酸化して形成することを特徴とす
る。
【００１０】また、上記サブ・グランドプレーン構造体
が、フィルム状の柔軟な上記第１および第２の絶縁層で
薄い上記導体層を挾み込んだ柔軟な構造からなることを
特徴とする。
が、フィルム状の柔軟な上記第１および第２の絶縁層で
薄い上記導体層を挾み込んだ柔軟な構造からなることを
特徴とする。
【００１１】さらに、上記サブ・グランドプレーン構造
体の上記導電層を例えば、サブ・グランドプレーン構造
体の４隅で該半田付けにより上記プリント基板のグラン
ドプレーンに接続することを特徴とする。
体の上記導電層を例えば、サブ・グランドプレーン構造
体の４隅で該半田付けにより上記プリント基板のグラン
ドプレーンに接続することを特徴とする。
【００１２】
【作用】本発明では、別部材のサブ・グランドプレーン
構造体を半導体回路素子のリードに設け、該サブ・グラ
ンドプレーン構造体の導電層をプリント基板のグランド
プレーンに接続することにより、リードの上面または下
面に絶縁層を挾んでサブ・グランドプレーンを形成する
ことができるので、リードは、擬似的にマイクロストリ
ップ構造となる。また、該サブ・グランドプレーン構造
体の絶縁層の厚さを調整することにより、半導体回路素
子のリードの特性インピーダンスとプリント基板の配線
パターンの特性インピーダンスとを容易にマッチングさ
せることができ、特性インピーダンスの不連続点を解消
することができる。また、リードの近傍にサブ・グラン
ドプレーンが形成されるので、リードのインダクタンス
が減少し、かつ、半導体回路素子のリード部の電気力線
が他の半導体回路素子に行かないで、サブ・グランドプ
レーン構造体の導体層の方に引き寄せられるので（図３
（ｂ）から図３（ａ）に示すようになる）、リード間の
結合も弱まり、信号の反射、リンギング、漏話雑音を減
少させることができる。これらの結果、信号の波形歪を
抑制することができるため、半導体回路素子の誤動作を
抑制し、半導体回路素子を安定に、かつ高速に動作させ
ることができる。さらに、半導体回路素子のリード部が
サブ・グランドプレーン構造体で遮蔽されるため、電磁
妨害波の放射、混入を抑制することができる。
構造体を半導体回路素子のリードに設け、該サブ・グラ
ンドプレーン構造体の導電層をプリント基板のグランド
プレーンに接続することにより、リードの上面または下
面に絶縁層を挾んでサブ・グランドプレーンを形成する
ことができるので、リードは、擬似的にマイクロストリ
ップ構造となる。また、該サブ・グランドプレーン構造
体の絶縁層の厚さを調整することにより、半導体回路素
子のリードの特性インピーダンスとプリント基板の配線
パターンの特性インピーダンスとを容易にマッチングさ
せることができ、特性インピーダンスの不連続点を解消
することができる。また、リードの近傍にサブ・グラン
ドプレーンが形成されるので、リードのインダクタンス
が減少し、かつ、半導体回路素子のリード部の電気力線
が他の半導体回路素子に行かないで、サブ・グランドプ
レーン構造体の導体層の方に引き寄せられるので（図３
（ｂ）から図３（ａ）に示すようになる）、リード間の
結合も弱まり、信号の反射、リンギング、漏話雑音を減
少させることができる。これらの結果、信号の波形歪を
抑制することができるため、半導体回路素子の誤動作を
抑制し、半導体回路素子を安定に、かつ高速に動作させ
ることができる。さらに、半導体回路素子のリード部が
サブ・グランドプレーン構造体で遮蔽されるため、電磁
妨害波の放射、混入を抑制することができる。
【００１３】
【実施例】実施例１ 図１は、本発明の第１の実施例を示す斜視図、図２は、
図１のＡ−Ａ′断面図、図３は、本実施例の効果を従来
技術と比較して示す断面図である。
図１のＡ−Ａ′断面図、図３は、本実施例の効果を従来
技術と比較して示す断面図である。
【００１４】１はプリント基板、２は半導体回路素子、
３は半導体回路素子１のリード、４（図２）はプリント
基板２の配線パターン、５はプリント基板２のグランド
プレーン、６はサブ・グランドプレーン構造体、７はポ
リイミド等からなる第１の絶縁層、８は銅、アルミニウ
ム、銀等からなる導体層、９はポリイミド等からなる第
２の絶縁層、１０（図１）はサブ・グランドプレーン構
造体６の導体層８をプリント基板１のグランドプレーン
５に電気的に接続するためにサブ・グランドプレーン構
造体６の４隅に設けた半田付け接続部、ｔは第１の絶縁
層７の厚さ、１１（図３）は半導体回路素子２、２′か
ら発生する電気力線である。
３は半導体回路素子１のリード、４（図２）はプリント
基板２の配線パターン、５はプリント基板２のグランド
プレーン、６はサブ・グランドプレーン構造体、７はポ
リイミド等からなる第１の絶縁層、８は銅、アルミニウ
ム、銀等からなる導体層、９はポリイミド等からなる第
２の絶縁層、１０（図１）はサブ・グランドプレーン構
造体６の導体層８をプリント基板１のグランドプレーン
５に電気的に接続するためにサブ・グランドプレーン構
造体６の４隅に設けた半田付け接続部、ｔは第１の絶縁
層７の厚さ、１１（図３）は半導体回路素子２、２′か
ら発生する電気力線である。
【００１５】半導体回路素子２のリード３は、プリント
基板１上に形成された配線パターン４に半田付けにより
接続されている。半導体回路素子２のリード３には、第
１の絶縁層７／導体層８／第２の絶縁層９の３層からな
るサブ・グランドプレーン構造体６が被せてあり、サブ
・グランドプレーン構造体６の導電層８は半田付け接続
部１０によりプリント基板１のグランドプレーン５に電
気的に接続されているので、リード３の上側に第１の絶
縁層７を介して導体層８によりサブ・グランドプレーン
が形成されるため、リード３は擬似的にマイクロストリ
ップ構造となる。また、サブ・グランドプレーン構造体
６の第１の絶縁層７の厚さを調整することにより、半導
体回路素子２のリード３の特性インピーダンスとプリン
ト基板１の配線パターン４の特性インピーダンスとを容
易にマッチングさせることができ、特性インピーダンス
の不連続点を解消することができる。また、リード３の
近傍にサブ・グランドプレーンが形成されるので、リー
ド３のインダクタンスが減少し、かつ、図３（ｂ）に示
すように、半導体回路素子２のリード３の電気力線が他
の半導体回路素子３′に行かないで、図３（ａ）に示す
ように、サブ・グランドプレーン構造体６の導体層８の
方に引き寄せられるので、リード間の結合も弱まり、信
号の反射、リンギング、漏話雑音を減少させることがで
きる。これらの結果、信号の波形歪を抑制することがで
きるため、半導体回路素子の誤動作、不安定動作を抑制
し、半導体回路素子を安定に、かつ高速に動作させるこ
とができる。さらに、半導体回路素子２のリード３がサ
ブ・グランドプレーン構造体６で遮蔽されるため、電磁
妨害波の放射、混入を抑制する効果があることは言うま
でもない。
基板１上に形成された配線パターン４に半田付けにより
接続されている。半導体回路素子２のリード３には、第
１の絶縁層７／導体層８／第２の絶縁層９の３層からな
るサブ・グランドプレーン構造体６が被せてあり、サブ
・グランドプレーン構造体６の導電層８は半田付け接続
部１０によりプリント基板１のグランドプレーン５に電
気的に接続されているので、リード３の上側に第１の絶
縁層７を介して導体層８によりサブ・グランドプレーン
が形成されるため、リード３は擬似的にマイクロストリ
ップ構造となる。また、サブ・グランドプレーン構造体
６の第１の絶縁層７の厚さを調整することにより、半導
体回路素子２のリード３の特性インピーダンスとプリン
ト基板１の配線パターン４の特性インピーダンスとを容
易にマッチングさせることができ、特性インピーダンス
の不連続点を解消することができる。また、リード３の
近傍にサブ・グランドプレーンが形成されるので、リー
ド３のインダクタンスが減少し、かつ、図３（ｂ）に示
すように、半導体回路素子２のリード３の電気力線が他
の半導体回路素子３′に行かないで、図３（ａ）に示す
ように、サブ・グランドプレーン構造体６の導体層８の
方に引き寄せられるので、リード間の結合も弱まり、信
号の反射、リンギング、漏話雑音を減少させることがで
きる。これらの結果、信号の波形歪を抑制することがで
きるため、半導体回路素子の誤動作、不安定動作を抑制
し、半導体回路素子を安定に、かつ高速に動作させるこ
とができる。さらに、半導体回路素子２のリード３がサ
ブ・グランドプレーン構造体６で遮蔽されるため、電磁
妨害波の放射、混入を抑制する効果があることは言うま
でもない。
【００１６】実施例２ 図４は、本発明の第２の実施例を示す図２と同様の断面
図である。
図である。
【００１７】本実施例のサブ・グランドプレーン構造体
６では、ポリイミド等からなる第１の絶縁層７上に銅、
アルミニウム、銀等からなる導体層８が形成され、その
上にこの導体層８の表面の酸化処理により該導体層の酸
化被膜９′が形成されている。この酸化被膜９′は、絶
縁層（第２の絶縁層）の役目を果たす。本実施例におい
ても、実施例１と同様の効果を有することは言うまでも
ない。
６では、ポリイミド等からなる第１の絶縁層７上に銅、
アルミニウム、銀等からなる導体層８が形成され、その
上にこの導体層８の表面の酸化処理により該導体層の酸
化被膜９′が形成されている。この酸化被膜９′は、絶
縁層（第２の絶縁層）の役目を果たす。本実施例におい
ても、実施例１と同様の効果を有することは言うまでも
ない。
【００１８】実施例３ 図５は、本発明の第３の実施例を示す斜視図、図６は、
図５のＢ−Ｂ′断面図である。
図５のＢ−Ｂ′断面図である。
【００１９】本実施例のサブ・グランドプレーン構造体
６は、銅、アルミニウム、銀等の薄い導体層８０をポリ
イミドフィルム、ポリエステルフィルム等からなる柔軟
な絶縁フィルム７０、９０により挾み込んだ構造となっ
ている。すなわち、サブ・グランドプレーン構造体６を
柔軟な構造とすることができるため、種々の形状、構造
の半導体回路素子にサブ・グランドプレーン構造体６を
適用することができる。本実施例においても、実施例
１、２と同様の効果を有することは言うまでもない。
６は、銅、アルミニウム、銀等の薄い導体層８０をポリ
イミドフィルム、ポリエステルフィルム等からなる柔軟
な絶縁フィルム７０、９０により挾み込んだ構造となっ
ている。すなわち、サブ・グランドプレーン構造体６を
柔軟な構造とすることができるため、種々の形状、構造
の半導体回路素子にサブ・グランドプレーン構造体６を
適用することができる。本実施例においても、実施例
１、２と同様の効果を有することは言うまでもない。
【００２０】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、図
１、図５に示したように、ロ字形状のサブ・グランドプ
レーン構造体６を半導体回路素子２の本体を除くリード
部に被せたが、本体も覆うような四角形状のサブ・グラ
ンドプレーン構造体を被せてもよい。なお、本体も覆う
場合、本体上の絶縁層を除去し、導電層を露出すること
により、半導体回路素子２の放熱効果を得るようにして
もよい。また、リード部の存在しない四隅を除去した十
字形状のサブ・グランドプレーン構造体を用いて該リー
ド部だけ被せるようにしてもよい。さらに、上記実施例
では、リード部の上面のみにサブ・グランドプレーン構
造体６を被せたが、リード部の下面にも同様のサブ・グ
ランドプレーン構造体を設けてもよい。また、導電層
８、８０上のリード３に接触しない絶縁層９、９′、９
０を設けなくてもよい。さらに、上記実施例では、サブ
・グランドプレーン構造体６の導電層８、８０をプリン
ト基板１のグランドプレーン５に接続するのに、半田付
けを用いたが、導電ゴム、スポット溶接等、種々の電気
的接続手段を用いることができる。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、図
１、図５に示したように、ロ字形状のサブ・グランドプ
レーン構造体６を半導体回路素子２の本体を除くリード
部に被せたが、本体も覆うような四角形状のサブ・グラ
ンドプレーン構造体を被せてもよい。なお、本体も覆う
場合、本体上の絶縁層を除去し、導電層を露出すること
により、半導体回路素子２の放熱効果を得るようにして
もよい。また、リード部の存在しない四隅を除去した十
字形状のサブ・グランドプレーン構造体を用いて該リー
ド部だけ被せるようにしてもよい。さらに、上記実施例
では、リード部の上面のみにサブ・グランドプレーン構
造体６を被せたが、リード部の下面にも同様のサブ・グ
ランドプレーン構造体を設けてもよい。また、導電層
８、８０上のリード３に接触しない絶縁層９、９′、９
０を設けなくてもよい。さらに、上記実施例では、サブ
・グランドプレーン構造体６の導電層８、８０をプリン
ト基板１のグランドプレーン５に接続するのに、半田付
けを用いたが、導電ゴム、スポット溶接等、種々の電気
的接続手段を用いることができる。
【００２１】
【発明の効果】以上説明したように、安定に、かつ高速
に動作する半導体回路素子を提供することができる。ま
た、半導体回路素子のリードの特性インピーダンスとプ
リント基板の配線パターンの特性インピーダンスとを容
易にマッチングさせることができる。
に動作する半導体回路素子を提供することができる。ま
た、半導体回路素子のリードの特性インピーダンスとプ
リント基板の配線パターンの特性インピーダンスとを容
易にマッチングさせることができる。
【図１】本発明の第１の実施例を示す斜視図である。
【図２】図１のＡ−Ａ′断面図である。
【図３】本実施例の効果を従来技術と比較して示す断面
図である。
図である。
【図４】本発明の第２の実施例を示す図２と同様の断面
図である。
図である。
【図５】本発明の第３の実施例を示す斜視図である。
【図６】図５のＢ−Ｂ′断面図である。
１…プリント基板、２…半導体回路素子、３…リード、
４…配線パターン、５…グランドプレーン、６…サブ・
グランドプレーン構造体、７…第１の絶縁層、８…導体
層、９…第２の絶縁層、９′…酸化被膜１０…半田付け
接続部、ｔ…厚さ、１１…電気力線、７０、８０…絶縁
フィルム。
４…配線パターン、５…グランドプレーン、６…サブ・
グランドプレーン構造体、７…第１の絶縁層、８…導体
層、９…第２の絶縁層、９′…酸化被膜１０…半田付け
接続部、ｔ…厚さ、１１…電気力線、７０、８０…絶縁
フィルム。
Claims (5)
- 【請求項１】半導体回路素子をプリント基板に実装する
構造において、上記半導体回路素子のリード部の上面、
下面の少なくとも一方に、絶縁層と導体層の少なくとも
２層からなる別部材のサブ・グランドプレーン構造体
を、上記絶縁層が上記リード部に接触するように設け、
かつ上記導電層を上記プリント基板のグランドプレーン
に電気的に接続することを特徴とする半導体回路素子の
実装構造。 - 【請求項２】上記サブ・グランドプレーン構造体が、第
１の絶縁層／導体層／第２の絶縁層の少なくとも３層か
らなり、上記絶縁層の一方を上記リードに接触するよう
に設けたことを特徴とする請求項１記載の半導体回路素
子の実装構造。 - 【請求項３】上記リード部に接触しない方の上記絶縁層
を上記導体層を酸化して形成したことを特徴とする請求
項２記載の半導体回路素子の実装構造。 - 【請求項４】上記サブ・グランドプレーン構造体が、フ
ィルム状の柔軟な上記第１および第２の絶縁層で薄い上
記導体層を挾み込んだ柔軟な構造からなることを特徴と
する請求項２記載の半導体回路素子の実装構造。 - 【請求項５】上記サブ・グランドプレーン構造体の上記
導電層を半田付けにより上記プリント基板のグランドプ
レーンに電気的に接続したことを特徴とする請求項１、
２、３または４記載の半導体回路素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223972A JP3002573B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体回路素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223972A JP3002573B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体回路素子の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563118A JPH0563118A (ja) | 1993-03-12 |
| JP3002573B2 true JP3002573B2 (ja) | 2000-01-24 |
Family
ID=16806567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223972A Expired - Lifetime JP3002573B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体回路素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3002573B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783857A (en) * | 1996-07-25 | 1998-07-21 | The Whitaker Corporation | Integrated circuit package |
| US7639096B2 (en) | 2004-03-19 | 2009-12-29 | Citizen Holdings Co., Ltd. | Oscillator device and method for manufacturing the device |
-
1991
- 1991-09-04 JP JP3223972A patent/JP3002573B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563118A (ja) | 1993-03-12 |
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