JP2997274B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパルス発生技術さらにはクロック周波数の切
換方式に適用して有効な技術に関し、例えばCODEC（符
号回路・復号回路）とその周辺機能を内蔵したディジタ
ル電話回路制御用LSIにおける呼出音発生回路（以下、
リンギング回路と称する）に利用して有効な技術に関す
る。
換方式に適用して有効な技術に関し、例えばCODEC（符
号回路・復号回路）とその周辺機能を内蔵したディジタ
ル電話回路制御用LSIにおける呼出音発生回路（以下、
リンギング回路と称する）に利用して有効な技術に関す
る。
［従来の技術］ 電話回線のディジタル化に伴い、電話回路内にCODEC
とともにリンギング回路や音量調整回路等の各種機能回
路が設けられる。その場合、それらの機能回路をCODEC
とともに１つの半導体チップ上に形成したLSIがある
と、電話回路を小型化する上で便利である。
とともにリンギング回路や音量調整回路等の各種機能回
路が設けられる。その場合、それらの機能回路をCODEC
とともに１つの半導体チップ上に形成したLSIがある
と、電話回路を小型化する上で便利である。
このような多機能CODECに内蔵されるリンギング回路
には、複数種類のトーンの発生およびトーンの切換えに
よる呼出音選択機能が要求されることが多い。
には、複数種類のトーンの発生およびトーンの切換えに
よる呼出音選択機能が要求されることが多い。
なお、CODECに関しては、（株）サイエンスフォーラ
ム社 昭和58年11月28日発行、「超LSIデバイスハンド
ブック」第483頁〜第488頁に記載がある。
ム社 昭和58年11月28日発行、「超LSIデバイスハンド
ブック」第483頁〜第488頁に記載がある。
［発明が解決しようとする課題］ 本発明者は、連続して２トーンあるいは３トーンを繰
返し発生するリンギング回路について検討した。その結
果、トーンの発生状態を考慮しないでトーンの切換えを
行なうと、第３図（Ａ）に示すようにトーン切換え時に
ノイズが発生し、耳障りな呼出音が生じるという問題点
があることを見出した。
返し発生するリンギング回路について検討した。その結
果、トーンの発生状態を考慮しないでトーンの切換えを
行なうと、第３図（Ａ）に示すようにトーン切換え時に
ノイズが発生し、耳障りな呼出音が生じるという問題点
があることを見出した。
この発明は上記のような問題点に着目してなされたも
ので、その目的とするところは、トーン切換え時にノイ
ズの発生しないリンギング回路を提供することにある。
ので、その目的とするところは、トーン切換え時にノイ
ズの発生しないリンギング回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなち、クロックを計数するカウンタの値とレジスタ
にセットされたトーン指定コードとを比較回路で比較し
ながら一致した時点でカウンタをリセットすることで発
生するパルスの周波数を決定するとともに、上記比較回
路に供給されるトーン指定コードを切換えることで周波
数の切換えを行なうようにされたリンギング回路におい
て、上記レジスタと比較回路との間にラッチ回路を設
け、発生中のパルスの周期の完了を検出した時点で上記
ラッチ回路に次のトーン指定コードをラッチさせるよう
にした。
にセットされたトーン指定コードとを比較回路で比較し
ながら一致した時点でカウンタをリセットすることで発
生するパルスの周波数を決定するとともに、上記比較回
路に供給されるトーン指定コードを切換えることで周波
数の切換えを行なうようにされたリンギング回路におい
て、上記レジスタと比較回路との間にラッチ回路を設
け、発生中のパルスの周期の完了を検出した時点で上記
ラッチ回路に次のトーン指定コードをラッチさせるよう
にした。
［作用］ 上記した手段によればトーン切換え信号が入ってきて
も直ちに次のトーン指定コードが比較回路に供給され
ず、発生中のパルスの周期が完了した時点で供給される
ようになるため、トーン切換え時にノイズが発生するの
が防止される。
も直ちに次のトーン指定コードが比較回路に供給され
ず、発生中のパルスの周期が完了した時点で供給される
ようになるため、トーン切換え時にノイズが発生するの
が防止される。
［実施例］ 第１図には本発明に係るリンギング回路の一実施例が
示されている。
示されている。
第１図において、１はチップ外部から供給される128K
HzのようなクロックφＣを計数するカウンタ、２はチッ
プ外部のマイクロコンピュータ等から供給されるトーン
指定コードをセットするためのトーンレジスタで、この
トーンレジスタ２は、全体が12ビットで構成され、４ビ
ットずつ３回に分けてセットされるようになっている。
また、３は同じくマイクロコンピュータ等から供給され
るモード指定コードを保持するモードレジスタで、この
モードレジスタ３に取り込まれたモード指定コードでシ
フト制御回路４を制御して３ビットのシフトレジスタ５
の動作の仕方を決定し、１つのトーンのみ連続して発生
するモノトーンモード、２つのトーンを繰り返し発生す
る２トーンモード、３つのトーンを繰り返す３トーンモ
ード等、モードレジスタ３内のモード指定コードに対応
したモードでシフトレジスタ５を動作させる。
HzのようなクロックφＣを計数するカウンタ、２はチッ
プ外部のマイクロコンピュータ等から供給されるトーン
指定コードをセットするためのトーンレジスタで、この
トーンレジスタ２は、全体が12ビットで構成され、４ビ
ットずつ３回に分けてセットされるようになっている。
また、３は同じくマイクロコンピュータ等から供給され
るモード指定コードを保持するモードレジスタで、この
モードレジスタ３に取り込まれたモード指定コードでシ
フト制御回路４を制御して３ビットのシフトレジスタ５
の動作の仕方を決定し、１つのトーンのみ連続して発生
するモノトーンモード、２つのトーンを繰り返し発生す
る２トーンモード、３つのトーンを繰り返す３トーンモ
ード等、モードレジスタ３内のモード指定コードに対応
したモードでシフトレジスタ５を動作させる。
上記トーンレジスタ２には各ビットに対応されたゲー
トG0〜G11からなるセレクタSELが接続されており、３ビ
ットのシフトレジスタ５の各段の信号によって上記ゲー
トG0〜G11のうち同時に４つずつ開閉制御されるように
構成されている。さらに、ゲートG0〜G11の後段には４
つのＤ型フリップフロップFF0〜FF3からなるラッチ回路
６が接続されており、ゲートG0〜G2によってトーンレジ
スタ２内のビットR30,R20,R10のうちいずれか１つのビ
ット信号がフリップフロップFF0に供給可能にされ、ゲ
ートG3〜G5によってビットR31,R21,R11のうちいずれか
１つのビット信号がフリップフロップFF1に供給可能に
され、ゲートG6〜G8によってビットR32,R22,R12のうち
いずれか１つのビット信号がフリップフロップFF2に供
給可能にされ、さらにゲートG9〜G11によってビット
R33,R23,R13のうちいずれか１つのビット信号がフリッ
プフロップFF3に供給可能にされされている。
トG0〜G11からなるセレクタSELが接続されており、３ビ
ットのシフトレジスタ５の各段の信号によって上記ゲー
トG0〜G11のうち同時に４つずつ開閉制御されるように
構成されている。さらに、ゲートG0〜G11の後段には４
つのＤ型フリップフロップFF0〜FF3からなるラッチ回路
６が接続されており、ゲートG0〜G2によってトーンレジ
スタ２内のビットR30,R20,R10のうちいずれか１つのビ
ット信号がフリップフロップFF0に供給可能にされ、ゲ
ートG3〜G5によってビットR31,R21,R11のうちいずれか
１つのビット信号がフリップフロップFF1に供給可能に
され、ゲートG6〜G8によってビットR32,R22,R12のうち
いずれか１つのビット信号がフリップフロップFF2に供
給可能にされ、さらにゲートG9〜G11によってビット
R33,R23,R13のうちいずれか１つのビット信号がフリッ
プフロップFF3に供給可能にされされている。
モードレジスタ３内のモード指定コードによりモノト
ーンモードが指定された場合、シフトレジスタ５はシフ
ト動作を行なわず、例えば最下位ビットの出力が連続し
てハイレベルを維持するように制御される。これによっ
て、ゲートG2,G5,G8,G11のみが開かれて、トーンレジス
タ２に保持されたコードのうちビットR10,R11,R12,R13
の４つの信号がラッチ回路６に供給され、ラッチされ
る。
ーンモードが指定された場合、シフトレジスタ５はシフ
ト動作を行なわず、例えば最下位ビットの出力が連続し
てハイレベルを維持するように制御される。これによっ
て、ゲートG2,G5,G8,G11のみが開かれて、トーンレジス
タ２に保持されたコードのうちビットR10,R11,R12,R13
の４つの信号がラッチ回路６に供給され、ラッチされ
る。
７は上記ラッチ回路６にラッチされたコードと上記カ
ウンタ１の計数値とを比較する一致検出回路で、この一
致検出回路７は４つのイクスクルーシブORゲートE1,E2,
E3,E4とこれらの出力を入力信号とする４入力ANDゲート
Gaとからなる。この検出回路から出力される一致検出信
号は、２つのNORゲートLG1,LG2とインバータINV1とから
なるフリップフロップFFaに供給される。フリップフロ
ップFFaの出力信号は上記カウンタ１の上位４つのフリ
ップフロップのリセット端子に供給されそれらをリセッ
トするとともに、フリップフロップFFaの出力信号Qaは
分周回路８に供給され、例えば16分の１に分周される。
これによって、ラッチ回路６にラッチされたコードに対
応した周波数のパルスＰ列が形成され、分周回路８より
出力される。分周回路８の出力パルス列Ｐは、例えば抵
抗ラダーとスイッチ列とからなるサイン波発生回路に供
給され、段階波形の擬似サイン波が発生され、スピーカ
に供給される。ただし、上記分周回路８の出力パルス列
Ｐを外部端子より外部へ出力させ、このパルス列でスピ
ーカを直接駆動させるようにしてもよい。
ウンタ１の計数値とを比較する一致検出回路で、この一
致検出回路７は４つのイクスクルーシブORゲートE1,E2,
E3,E4とこれらの出力を入力信号とする４入力ANDゲート
Gaとからなる。この検出回路から出力される一致検出信
号は、２つのNORゲートLG1,LG2とインバータINV1とから
なるフリップフロップFFaに供給される。フリップフロ
ップFFaの出力信号は上記カウンタ１の上位４つのフリ
ップフロップのリセット端子に供給されそれらをリセッ
トするとともに、フリップフロップFFaの出力信号Qaは
分周回路８に供給され、例えば16分の１に分周される。
これによって、ラッチ回路６にラッチされたコードに対
応した周波数のパルスＰ列が形成され、分周回路８より
出力される。分周回路８の出力パルス列Ｐは、例えば抵
抗ラダーとスイッチ列とからなるサイン波発生回路に供
給され、段階波形の擬似サイン波が発生され、スピーカ
に供給される。ただし、上記分周回路８の出力パルス列
Ｐを外部端子より外部へ出力させ、このパルス列でスピ
ーカを直接駆動させるようにしてもよい。
この実施例では、上記分周回路８の各段の出力信号と
上記フリップフロップFFaの出力をインバータINV2で反
転した信号を入力信号とするANDゲート９が設けられ、
このANDゲート９の出力信号が上記ラッチ回路６に対し
ラッチタイミング信号φＬとして供給されている。
上記フリップフロップFFaの出力をインバータINV2で反
転した信号を入力信号とするANDゲート９が設けられ、
このANDゲート９の出力信号が上記ラッチ回路６に対し
ラッチタイミング信号φＬとして供給されている。
また、この実施例では、特に制限されないが上記ラッ
チ回路６を構成する各フリップフロップFF0〜FF3の出力
信号を入力信号とするANDゲート10が設けられ、このAND
ゲート10の出力信号によって上記分周回路８を構成する
各段のフリップフロップがリセットされるようになって
いる。これによって、分周回路８はリセット信号Ｒによ
ってラッチ回路６がリセットされたとき、およびラッチ
回路６にオール「０」がラッチされたときにリセットさ
れる。
チ回路６を構成する各フリップフロップFF0〜FF3の出力
信号を入力信号とするANDゲート10が設けられ、このAND
ゲート10の出力信号によって上記分周回路８を構成する
各段のフリップフロップがリセットされるようになって
いる。これによって、分周回路８はリセット信号Ｒによ
ってラッチ回路６がリセットされたとき、およびラッチ
回路６にオール「０」がラッチされたときにリセットさ
れる。
次に上記実施例のリンギング回路の動作を第２図のタ
イミングチャートを用いて説明する。
イミングチャートを用いて説明する。
外部のマイクロコンピュータから供給される８ビット
の信号は、上位４ビットがコマンド部、下位４ビットが
データ部とされており、上位４ビットを図示しないデコ
ーダでデコードすることにより下位４ビットのデータを
ラッチするレジスタが指定される。
の信号は、上位４ビットがコマンド部、下位４ビットが
データ部とされており、上位４ビットを図示しないデコ
ーダでデコードすることにより下位４ビットのデータを
ラッチするレジスタが指定される。
リンギング回路を３トーンモードで動作させる場合に
は、マイクロコンピュータから12ビットのトーン指定コ
ードが３回に分けて４ビットずつ供給され、トーンレジ
スタ２の対応するビットにセットされる。また、これと
は別に同様の方法で４ビットのモード指定コードがモー
ドレジスタ３にセットされる。
は、マイクロコンピュータから12ビットのトーン指定コ
ードが３回に分けて４ビットずつ供給され、トーンレジ
スタ２の対応するビットにセットされる。また、これと
は別に同様の方法で４ビットのモード指定コードがモー
ドレジスタ３にセットされる。
これによって、シフト制御回路４は外部から供給され
るクロックCKに従って、シフトレジスタ５をシフト動作
させ、先ずゲートG2,G5,G8,G11を開き、次にG1,G4,G7,G
10を、さらにその次にゲートG0,G3,G6,G9をひらき、マ
イクロコンピュータによりモードが変換されるまでこれ
を繰り返す。G2,G5,G8,G11が開かれた状態で外部からリ
セット信号Ｒが入力されると、カウンタ１の最下位のフ
リップフロップ及びラッチ回路６がリセットされ、その
結果、カウンタ１の残りのフリップフロップと分周回路
８がリセットされる。すると、ANDゲート９の出力たる
ラッチタイミング信号φＬがハイレベルにされ、リセッ
トが解除されるとクロックφＣの立下りに同期してφＬ
がハイレベルに変化し、レジスタ１のビットR10,R11,R
12,R13の信号がラッチ回路６に取り込まれる。これとと
もに、カウンタ１がクロックφＣの計数を開始し、ラッ
チ回路６の保持データと一致した時点で一致検出回路７
の出力がハイレベルに変化する。
るクロックCKに従って、シフトレジスタ５をシフト動作
させ、先ずゲートG2,G5,G8,G11を開き、次にG1,G4,G7,G
10を、さらにその次にゲートG0,G3,G6,G9をひらき、マ
イクロコンピュータによりモードが変換されるまでこれ
を繰り返す。G2,G5,G8,G11が開かれた状態で外部からリ
セット信号Ｒが入力されると、カウンタ１の最下位のフ
リップフロップ及びラッチ回路６がリセットされ、その
結果、カウンタ１の残りのフリップフロップと分周回路
８がリセットされる。すると、ANDゲート９の出力たる
ラッチタイミング信号φＬがハイレベルにされ、リセッ
トが解除されるとクロックφＣの立下りに同期してφＬ
がハイレベルに変化し、レジスタ１のビットR10,R11,R
12,R13の信号がラッチ回路６に取り込まれる。これとと
もに、カウンタ１がクロックφＣの計数を開始し、ラッ
チ回路６の保持データと一致した時点で一致検出回路７
の出力がハイレベルに変化する。
第２図にはラッチ回路６に（1010）が取り込まれてい
る場合のタイミングを示す。
る場合のタイミングを示す。
一致検出回路７の出力がハイレベルに変化するとフリ
ップフロップFFaの出力Qaがハイレベルに変化してカウ
ンタ１がリセットされる。すると、カウンタ１の値がか
わるため、速やかに一致検出回路７の出力がロウレベル
に変化する。一方、フリップフロップFFaの出力Qaは分
周回路８にクロックとして供給されている。そのため、
カウンタ１がラッチ回路６に取り込まれた値を計数する
のに要する時間ごとに一致検出信号が出力され、分周回
路８からはその16倍の周期で変化するパルス列Ｐが出力
される。このパルス列Ｐに基づいてスピーカが駆動され
ることにより、ラッチ回路６内のコードに対応した周波
数f1のトーンが発生される。
ップフロップFFaの出力Qaがハイレベルに変化してカウ
ンタ１がリセットされる。すると、カウンタ１の値がか
わるため、速やかに一致検出回路７の出力がロウレベル
に変化する。一方、フリップフロップFFaの出力Qaは分
周回路８にクロックとして供給されている。そのため、
カウンタ１がラッチ回路６に取り込まれた値を計数する
のに要する時間ごとに一致検出信号が出力され、分周回
路８からはその16倍の周期で変化するパルス列Ｐが出力
される。このパルス列Ｐに基づいてスピーカが駆動され
ることにより、ラッチ回路６内のコードに対応した周波
数f1のトーンが発生される。
このトーン発生中に、クロックφＣと非同期でこれよ
りずっと周期の長いクロックCKが入ってくると、シフト
レジスタ５がシフト動作し、ゲートG0〜G11を切り換え
るため、トーンレジスタ２内のR10,R11,R12,R13に代わ
ってR20,R21,R22,R23の信号がラッチ回路６へ供給され
る。しかして、この実施例のリンギング回路において
は、ゲートG0〜G11が切り換えられても直ちにトーン指
定コードがラッチ回路６に取り込まれるのではなく、一
致検出信号をクロックとする分周回路８の各段の出力が
すべてロウレベルに変化した時点、すなわち第３図
（Ｂ）に示すように発生しているトーン（周波数f1）の
周期が完了した時点でラッチタイミング信号φＬが形成
されて、トーンレジスタ２内の次の４ビットのコードが
ラッチ回路６に取り込まれる。その結果、ラッチ回路６
に取り込まれたコードに対応した周波数f2のパルス列が
出力される。
りずっと周期の長いクロックCKが入ってくると、シフト
レジスタ５がシフト動作し、ゲートG0〜G11を切り換え
るため、トーンレジスタ２内のR10,R11,R12,R13に代わ
ってR20,R21,R22,R23の信号がラッチ回路６へ供給され
る。しかして、この実施例のリンギング回路において
は、ゲートG0〜G11が切り換えられても直ちにトーン指
定コードがラッチ回路６に取り込まれるのではなく、一
致検出信号をクロックとする分周回路８の各段の出力が
すべてロウレベルに変化した時点、すなわち第３図
（Ｂ）に示すように発生しているトーン（周波数f1）の
周期が完了した時点でラッチタイミング信号φＬが形成
されて、トーンレジスタ２内の次の４ビットのコードが
ラッチ回路６に取り込まれる。その結果、ラッチ回路６
に取り込まれたコードに対応した周波数f2のパルス列が
出力される。
３トーンモードでは、その後再びクロックCKが入って
きた時点でゲートG0〜G11の切り換えが行なわれ、発生
中のトーン（周波数f2）の周期が完了した時点で次のコ
ードがラッチ回路６に取り込まれ、コードに対応した周
波数f3のパルス列が出力される。その後、再びクロック
CKに同期してゲートG0〜G11に切り換わり、トーンがf1
→f2→f3→f1→f2→‥‥のように変化を繰り返す。
きた時点でゲートG0〜G11の切り換えが行なわれ、発生
中のトーン（周波数f2）の周期が完了した時点で次のコ
ードがラッチ回路６に取り込まれ、コードに対応した周
波数f3のパルス列が出力される。その後、再びクロック
CKに同期してゲートG0〜G11に切り換わり、トーンがf1
→f2→f3→f1→f2→‥‥のように変化を繰り返す。
一方、２トーンモードではシフトレジスタ５は１段目
と２段目との間でのみシフトを繰り返すように制御され
るため、ラッチ回路６へ取り込まれるトーン指定コード
も２種類だけとなり、f1→f2→f1→f2→‥‥のトーンを
繰り返す。
と２段目との間でのみシフトを繰り返すように制御され
るため、ラッチ回路６へ取り込まれるトーン指定コード
も２種類だけとなり、f1→f2→f1→f2→‥‥のトーンを
繰り返す。
モノトーンモードでは前述したように１種類のトーン
指定コードしかラッチ回路６に供給されないため、同一
のトーンを発生し続ける。トーンの発生はマイクロコン
ピュータから次のコマンドがチップに供給されるか、リ
セット信号Ｒが供給されるまで継続される。
指定コードしかラッチ回路６に供給されないため、同一
のトーンを発生し続ける。トーンの発生はマイクロコン
ピュータから次のコマンドがチップに供給されるか、リ
セット信号Ｒが供給されるまで継続される。
なお、上記実施例では一致検出信号を取込むフリップ
フロップFFaの出力と分周回路８の各段の出力を入力信
号とするANDゲート９によりラッチ回路６のラッチタイ
ミング信号φＬを発生させているが、一致検出信号その
ものをラッチ回路６のラッチタイミング信号とするよう
なリンギング回路も考えられる。ただし、そのような回
路形式で本実施例と同じトーン発生機能を実現するには
カウンタ１の他、分周回路８の各段の出力についても比
較を行なう一致検出回路が必要となり、回路規模が大き
くなるという欠点がある。
フロップFFaの出力と分周回路８の各段の出力を入力信
号とするANDゲート９によりラッチ回路６のラッチタイ
ミング信号φＬを発生させているが、一致検出信号その
ものをラッチ回路６のラッチタイミング信号とするよう
なリンギング回路も考えられる。ただし、そのような回
路形式で本実施例と同じトーン発生機能を実現するには
カウンタ１の他、分周回路８の各段の出力についても比
較を行なう一致検出回路が必要となり、回路規模が大き
くなるという欠点がある。
以上説明したように上記実施例は、クロックを計数す
るカウンタの値とレジスタにセットされたトーン指定コ
ードとを比較回路で比較しながら一致した時点でカウン
タをセットすることで発生するパルスの周波数を決定す
るとともに、上記比較回路に供給されるトーン指定コー
ドを切換えることで周波数の切換えを行なうようにされ
たリンギング回路において、上記レジスタと比較回路と
の間にラッチ回路を設け、発生中のパルスの周期の完了
を検出した時点で上記ラッチ回路に次のトーン指定コー
ドをラッチさせるようにしたので、トーン切換え信号が
入ってきても直ちに次のトーン指定コードが比較回路に
供給されず、発生中のパルスの周期が完了した時点で供
給されるようになるため、トーン切換え時にノイズが発
生するのが防止されるという効果がある。
るカウンタの値とレジスタにセットされたトーン指定コ
ードとを比較回路で比較しながら一致した時点でカウン
タをセットすることで発生するパルスの周波数を決定す
るとともに、上記比較回路に供給されるトーン指定コー
ドを切換えることで周波数の切換えを行なうようにされ
たリンギング回路において、上記レジスタと比較回路と
の間にラッチ回路を設け、発生中のパルスの周期の完了
を検出した時点で上記ラッチ回路に次のトーン指定コー
ドをラッチさせるようにしたので、トーン切換え信号が
入ってきても直ちに次のトーン指定コードが比較回路に
供給されず、発生中のパルスの周期が完了した時点で供
給されるようになるため、トーン切換え時にノイズが発
生するのが防止されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
ゲートG0〜G11からなるセレクタSELと一致検出回路７と
の間にラッチ回路６を設け、発生中のパルスの周期が完
了した時点で次のトーン指定コードをラッチ回路６にラ
ッチさせて一致検出回路７に供給させるようにしている
が、ラッチ回路６を設ける代わりにANDゲート９の出力
φＬをシフト制御回路４へ供給して、クロックCKとφＬ
とに基づいて周期完了時点でシフトレジスタ５をシフト
させ、ゲートG0〜G11を切り代えるようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
ゲートG0〜G11からなるセレクタSELと一致検出回路７と
の間にラッチ回路６を設け、発生中のパルスの周期が完
了した時点で次のトーン指定コードをラッチ回路６にラ
ッチさせて一致検出回路７に供給させるようにしている
が、ラッチ回路６を設ける代わりにANDゲート９の出力
φＬをシフト制御回路４へ供給して、クロックCKとφＬ
とに基づいて周期完了時点でシフトレジスタ５をシフト
させ、ゲートG0〜G11を切り代えるようにしてもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である多機能CODECに内
蔵されたリンギング回路に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、アラー
ム音を発生する時計用LSIその他周波数の異なるパルス
列を連続して発生したい場合に利用することができる。
明をその背景となった利用分野である多機能CODECに内
蔵されたリンギング回路に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、アラー
ム音を発生する時計用LSIその他周波数の異なるパルス
列を連続して発生したい場合に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、クロックを計数するカウンタの値とレジス
タにセットされたトーン指定コードとを比較回路で比較
しながら一致した時点でカウンタをリセットすることで
発生するパルスの周波数を決定するとともに、上記比較
回路に供給されるトーン指定コードを切換えることで周
波数の切換えを行なうようにされたリンギング回路にお
いて、トーン切換え時のノイズの発生を防止することが
できる。
タにセットされたトーン指定コードとを比較回路で比較
しながら一致した時点でカウンタをリセットすることで
発生するパルスの周波数を決定するとともに、上記比較
回路に供給されるトーン指定コードを切換えることで周
波数の切換えを行なうようにされたリンギング回路にお
いて、トーン切換え時のノイズの発生を防止することが
できる。
第１図は本発明をリンギング回路に適用した場合の一実
施例を示す回路図、 第２図はその回路のタイミングチャート、 第３図は従来のリンギング回路におけるトーン切換え時
の波形および本発明に係るリンギング回路におけるトー
ン切換え時の波形を示すタイミングチャートである。 １……計数手段（カウンタ）、２……トーンレジスタ、
３……モードレジスタ、５……シフトレジスタ、６……
ラッチ回路、７……比較回路（一致検出回路）、８……
分周回路、９……論理積回路（ANDゲート）。
施例を示す回路図、 第２図はその回路のタイミングチャート、 第３図は従来のリンギング回路におけるトーン切換え時
の波形および本発明に係るリンギング回路におけるトー
ン切換え時の波形を示すタイミングチャートである。 １……計数手段（カウンタ）、２……トーンレジスタ、
３……モードレジスタ、５……シフトレジスタ、６……
ラッチ回路、７……比較回路（一致検出回路）、８……
分周回路、９……論理積回路（ANDゲート）。
Claims (1)
- 【請求項１】クロックを形成するカウンタ回路と、 複数の周波数指定コードを保持するレジスタと、 上記レジスタに保持された複数の周波数指定コードのう
ちの一つを選択するセレクタと、 上記セレクタにより選択された周波数指定コードを保持
するラッチ回路と、 上記カウンタ回路の計数値と上記ラッチ回路に保持され
た周波数指定コードとを比較してその一致出力により上
記カウンタ回路をリセットさせる比較回路と、 上記比較回路の一致出力を分周して出力パルスを形成す
る分周回路と、 上記分周回路の各段の出力信号がリセット状態であるこ
とを検出して上記ラッチ回路に対して入力信号の取り込
みをタイミング信号を形成する論理回路とを備えてなる
ことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154561A JP2997274B2 (ja) | 1989-06-19 | 1989-06-19 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154561A JP2997274B2 (ja) | 1989-06-19 | 1989-06-19 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321149A JPH0321149A (ja) | 1991-01-29 |
| JP2997274B2 true JP2997274B2 (ja) | 2000-01-11 |
Family
ID=15586936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154561A Expired - Fee Related JP2997274B2 (ja) | 1989-06-19 | 1989-06-19 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997274B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5205805A (en) * | 1990-09-04 | 1993-04-27 | Hitachi Seiko Ltd. | Printed circuit board processing machine incorporating tool holding device |
| US6688730B2 (en) | 2000-09-04 | 2004-02-10 | Canon Kabushiki Kaisha | Ink jet recording system and method of preserving recording head |
-
1989
- 1989-06-19 JP JP1154561A patent/JP2997274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321149A (ja) | 1991-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |