JP2996570B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2996570B2 JP2996570B2 JP34677192A JP34677192A JP2996570B2 JP 2996570 B2 JP2996570 B2 JP 2996570B2 JP 34677192 A JP34677192 A JP 34677192A JP 34677192 A JP34677192 A JP 34677192A JP 2996570 B2 JP2996570 B2 JP 2996570B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- lead
- electrode layer
- semiconductor element
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、電
源側と接地側とが容量結合された半導体装置に関する。
源側と接地側とが容量結合された半導体装置に関する。
【０００２】
【従来の技術】コンピュータ等の情報処理装置に実装さ
れる半導体装置として、電源電圧の変動によるノイズを
抑えて誤動作を防止するものが提供されている。この種
の半導体装置は、一般に、半導体素子と、その半導体素
子に電気的に接続される電源用リード部，接地用リード
部及び信号用リード部と、電源用リード部と接地用リー
ド部とを容量結合する容量素子と、それらを外部から被
覆するモールド樹脂ケースとを備えている。この半導体
装置では、電源用リード部と接地用リード部との間が容
量結合されているので、電源電圧中のノイズが半導体素
子に到達しにくい。
れる半導体装置として、電源電圧の変動によるノイズを
抑えて誤動作を防止するものが提供されている。この種
の半導体装置は、一般に、半導体素子と、その半導体素
子に電気的に接続される電源用リード部，接地用リード
部及び信号用リード部と、電源用リード部と接地用リー
ド部とを容量結合する容量素子と、それらを外部から被
覆するモールド樹脂ケースとを備えている。この半導体
装置では、電源用リード部と接地用リード部との間が容
量結合されているので、電源電圧中のノイズが半導体素
子に到達しにくい。
【０００３】前記容量素子として、半導体素子を囲むよ
うに配置された環状のものが知られている。その容量素
子は、環状の誘電体層が電源用リード部と接地用リード
部との間に配置されることにより構成されている。
うに配置された環状のものが知られている。その容量素
子は、環状の誘電体層が電源用リード部と接地用リード
部との間に配置されることにより構成されている。
【０００４】
【発明が解決しようとする課題】前記従来の半導体装置
では、電源用リード部と接地用リード部との間の対向面
積が小さいために、容量素子の静電容量を充分に大きく
確保することができず、ノイズ除去効果を充分に得るこ
とができない。本発明の目的は、電源用リード部と接地
用リード部との間の結合静電容量を高めることにある。
では、電源用リード部と接地用リード部との間の対向面
積が小さいために、容量素子の静電容量を充分に大きく
確保することができず、ノイズ除去効果を充分に得るこ
とができない。本発明の目的は、電源用リード部と接地
用リード部との間の結合静電容量を高めることにある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体素子と、その半導体素子に電気的に接続され
る電源用リード部、接地用リード部及び信号用リード部
と、半導体素子を囲むように配置されかつ電源用リード
部と接地用リード部とを容量結合する容量素子と、それ
らを被覆するモールド樹脂ケースとを備えている。前記
容量素子は、複数の環状誘電体層と複数の環状電極層と
を積層して構成されている。そして、最上層の前記環状
電極層上に、この環状電極層に積層された接着剤層によ
り各リード部が接着されるとともに、電源用リード部ま
たは接地用リード部の一方が接着剤層に形成した穴を介
して最上層の環状電極層に、他方が接着剤層および最上
層の環状電極層に形成した穴を介して内部の環状電極層
にそれぞれ電気的に接続されている。
は、半導体素子と、その半導体素子に電気的に接続され
る電源用リード部、接地用リード部及び信号用リード部
と、半導体素子を囲むように配置されかつ電源用リード
部と接地用リード部とを容量結合する容量素子と、それ
らを被覆するモールド樹脂ケースとを備えている。前記
容量素子は、複数の環状誘電体層と複数の環状電極層と
を積層して構成されている。そして、最上層の前記環状
電極層上に、この環状電極層に積層された接着剤層によ
り各リード部が接着されるとともに、電源用リード部ま
たは接地用リード部の一方が接着剤層に形成した穴を介
して最上層の環状電極層に、他方が接着剤層および最上
層の環状電極層に形成した穴を介して内部の環状電極層
にそれぞれ電気的に接続されている。
【０００６】
【作用】本発明に係る半導体装置では、電源用リード部
から供給される電力によって半導体素子が動作し、所定
の入出力動作を信号用リード部を介して行う。電源用リ
ード部に印加された電源電圧に含まれるノイズ成分は、
容量素子を介して接地用リード部側に直接排除される。
しかも、ここでは、容量素子が複数の環状誘電体層と複
数の環状電極層とを積層して構成されていることから、
大きな静電容量を確保することができ、効果的に電源ノ
イズを除去できる。
から供給される電力によって半導体素子が動作し、所定
の入出力動作を信号用リード部を介して行う。電源用リ
ード部に印加された電源電圧に含まれるノイズ成分は、
容量素子を介して接地用リード部側に直接排除される。
しかも、ここでは、容量素子が複数の環状誘電体層と複
数の環状電極層とを積層して構成されていることから、
大きな静電容量を確保することができ、効果的に電源ノ
イズを除去できる。
【０００７】
【実施例】図１において、本発明の一実施例としての半
導体装置１は、中央に配置されたＩＣ等の半導体素子２
と、半導体素子２を載置する矩形板状の金属載置板３
と、載置板３上において半導体素子２を囲むように環状
に設けられた容量素子４と、容量素子４の上端面に配置
された多数本のリード部５（６，７）と、それらを被覆
するモールド樹脂ケース８とを主として有している。な
お、図では、理解を容易にするため厚さ方向の長さが強
調されている。
導体装置１は、中央に配置されたＩＣ等の半導体素子２
と、半導体素子２を載置する矩形板状の金属載置板３
と、載置板３上において半導体素子２を囲むように環状
に設けられた容量素子４と、容量素子４の上端面に配置
された多数本のリード部５（６，７）と、それらを被覆
するモールド樹脂ケース８とを主として有している。な
お、図では、理解を容易にするため厚さ方向の長さが強
調されている。
【０００８】載置板３は、例えば銅等の金属からなり、
その中央に半導体素子２が、ろう材，ガラス又は樹脂等
の接着剤を介して固定されている。図２に示すように、
リード部５，６，７のうち、リード部５は電源用、リー
ド部６は接地用、リード部７は信号用である。前記リー
ド部５，６，７は、それぞれ１本しか図示されていない
が、実際には各々必要に応じて複数本が配置されてい
る。
その中央に半導体素子２が、ろう材，ガラス又は樹脂等
の接着剤を介して固定されている。図２に示すように、
リード部５，６，７のうち、リード部５は電源用、リー
ド部６は接地用、リード部７は信号用である。前記リー
ド部５，６，７は、それぞれ１本しか図示されていない
が、実際には各々必要に応じて複数本が配置されてい
る。
【０００９】容量素子４では、載置板３側から順に、第
１誘電体層１０、第１電極層１１、第２誘電体層１２、
第２電極層１３、第３誘電体層１４、第３電極層１５及
び接着剤層１６が上下に積層されている。前記リード部
５，６，７は、接着剤層１６上に配置されている。誘電
体層１０，１２，１４及び接着剤層１６は、例えばエポ
キシ樹脂、ポリイミド樹脂、ニトリロブタジエンラバー
等の樹脂から構成されている。また、誘電体層１０，１
２，１４の樹脂には、誘電率が６０以上の誘電体粉末
（例えばチタン酸バリウムやチタン酸ストロンチウム等
の粉末）が５０〜９０重量％含有されており、これによ
って静電容量が高められている。接着剤層１６の樹脂に
は、信号用リード部７と第３電極層１５との間に不要な
静電結合が生じるのを防止するため、誘電体粉末を含ま
ない樹脂が使用されている。
１誘電体層１０、第１電極層１１、第２誘電体層１２、
第２電極層１３、第３誘電体層１４、第３電極層１５及
び接着剤層１６が上下に積層されている。前記リード部
５，６，７は、接着剤層１６上に配置されている。誘電
体層１０，１２，１４及び接着剤層１６は、例えばエポ
キシ樹脂、ポリイミド樹脂、ニトリロブタジエンラバー
等の樹脂から構成されている。また、誘電体層１０，１
２，１４の樹脂には、誘電率が６０以上の誘電体粉末
（例えばチタン酸バリウムやチタン酸ストロンチウム等
の粉末）が５０〜９０重量％含有されており、これによ
って静電容量が高められている。接着剤層１６の樹脂に
は、信号用リード部７と第３電極層１５との間に不要な
静電結合が生じるのを防止するため、誘電体粉末を含ま
ない樹脂が使用されている。
【００１０】誘電体層１０，１２，１４の厚みは、０．
０３〜０．０７ｍｍに設定されるのが好ましい。０．０
３ｍｍ未満では、電気的絶縁性が不完全になる可能性が
あり、また０．０７ｍｍを超えると充分な静電容量を確
保しにくくなる。電極層１１，１３，１５は、銅等の金
属箔からなり、厚みが０．０１〜０．１ｍｍに設定され
るのが好ましい。また、０．０２５〜０．０７ｍｍに設
定されるのがさらに好ましい。０．０１ｍｍ未満では、
機械的強度が小さ過ぎて、ボンディングワイヤー接続時
に破壊され易い。また、０．１ｍｍを超えると装置全体
の厚みが大きくなり過ぎる。
０３〜０．０７ｍｍに設定されるのが好ましい。０．０
３ｍｍ未満では、電気的絶縁性が不完全になる可能性が
あり、また０．０７ｍｍを超えると充分な静電容量を確
保しにくくなる。電極層１１，１３，１５は、銅等の金
属箔からなり、厚みが０．０１〜０．１ｍｍに設定され
るのが好ましい。また、０．０２５〜０．０７ｍｍに設
定されるのがさらに好ましい。０．０１ｍｍ未満では、
機械的強度が小さ過ぎて、ボンディングワイヤー接続時
に破壊され易い。また、０．１ｍｍを超えると装置全体
の厚みが大きくなり過ぎる。
【００１１】第１及び第２誘電体層１０，１２と第１及
び第２電極層１１，１３とは中央に同一形状の矩形孔を
有しており、第３誘電体層１４と第３電極層１５とはそ
れよりも大きい矩形孔を有しており、接着剤層１６はさ
らに大きい矩形孔を有している。この結果、第２電極層
１３の中央側上端面と、第３電極層１５の中央側上端面
とが上方に露出した状態になっている（図３参照）。
び第２電極層１１，１３とは中央に同一形状の矩形孔を
有しており、第３誘電体層１４と第３電極層１５とはそ
れよりも大きい矩形孔を有しており、接着剤層１６はさ
らに大きい矩形孔を有している。この結果、第２電極層
１３の中央側上端面と、第３電極層１５の中央側上端面
とが上方に露出した状態になっている（図３参照）。
【００１２】この容量素子４は、打ち抜き加工やエッチ
ング加工により中央部に所定の大きさの開口を形成した
半硬化状態の樹脂膜及び金属箔を準備し、それらを載置
板３上に順次加圧積層し、その後、樹脂膜を１００〜３
００℃の温度で熱硬化させることによって得ることがで
きる。なお、接着剤層１６は、リード部５，６，７を容
量素子４の上端面に接着するための樹脂製接着剤として
の機能を有している。
ング加工により中央部に所定の大きさの開口を形成した
半硬化状態の樹脂膜及び金属箔を準備し、それらを載置
板３上に順次加圧積層し、その後、樹脂膜を１００〜３
００℃の温度で熱硬化させることによって得ることがで
きる。なお、接着剤層１６は、リード部５，６，７を容
量素子４の上端面に接着するための樹脂製接着剤として
の機能を有している。
【００１３】電源用リード部５から下方に延びる穴２０
は、第３電極層１５の上端面にまで達しており、穴２０
を介して第３電極層１５が上方に露出している。その穴
２０を通じて、電源用リード部５と第３電極層１５とは
ボンディングワイヤー２１により電気的に接続されてい
る。接地用リード部６に形成された穴２２は、第２電極
層１３の上端面にまで達しており、穴２２を介して第２
電極層１３が上方に露出している。この穴２２を通じ
て、接地用リード部６と第２電極層１３とがボンディン
グワイヤー２３により電気的に接続されている。さら
に、第３電極層１５の中央側露出部に形成された穴２４
は、第１電極層１１の上端面にまで達しており、穴２４
を介して第１電極層１１が上方に露出している。この穴
２４を通じて、ボンディングワイヤー２５が第１電極層
１１と第３電極層１５とを電気的に接続している。
は、第３電極層１５の上端面にまで達しており、穴２０
を介して第３電極層１５が上方に露出している。その穴
２０を通じて、電源用リード部５と第３電極層１５とは
ボンディングワイヤー２１により電気的に接続されてい
る。接地用リード部６に形成された穴２２は、第２電極
層１３の上端面にまで達しており、穴２２を介して第２
電極層１３が上方に露出している。この穴２２を通じ
て、接地用リード部６と第２電極層１３とがボンディン
グワイヤー２３により電気的に接続されている。さら
に、第３電極層１５の中央側露出部に形成された穴２４
は、第１電極層１１の上端面にまで達しており、穴２４
を介して第１電極層１１が上方に露出している。この穴
２４を通じて、ボンディングワイヤー２５が第１電極層
１１と第３電極層１５とを電気的に接続している。
【００１４】さらに、第３電極層１５は、ボンディング
ワイヤー２６によって半導体素子２の電源電極（図示せ
ず）に電気的に接続されている。また、第２電極層１３
は、ボンディングワイヤー２７を介して半導体素子２の
アース電極（図示せず）に接続されるとともに、ボンデ
ィングワイヤー２８を介して載置板３に接続されてい
る。前記接続構成により、容量素子４における第１電極
層１１と第３電極層１５とが電源側となり、第２電極層
が接地側となっている。また、各信号用リード部７に
は、半導体素子２の所定の入出力電極（図示せず）がそ
れぞれボンディングワイヤー（図示せず）を介して接続
されている。
ワイヤー２６によって半導体素子２の電源電極（図示せ
ず）に電気的に接続されている。また、第２電極層１３
は、ボンディングワイヤー２７を介して半導体素子２の
アース電極（図示せず）に接続されるとともに、ボンデ
ィングワイヤー２８を介して載置板３に接続されてい
る。前記接続構成により、容量素子４における第１電極
層１１と第３電極層１５とが電源側となり、第２電極層
が接地側となっている。また、各信号用リード部７に
は、半導体素子２の所定の入出力電極（図示せず）がそ
れぞれボンディングワイヤー（図示せず）を介して接続
されている。
【００１５】ケース８は、エポキシ樹脂等の耐熱性樹脂
から構成されており、リード部５，６，７の外側先端部
を除いて、半導体素子２、載置板３、容量素子４及びリ
ード部５，６，７の全体を気密に被覆している。上述の
半導体装置１において、電源用リード部５から電源電圧
が印加されると、ボンディングワイヤー２１及び２６を
介して半導体素子２に電力が供給され、半導体素子２は
信号用リード部７に対する信号の入出力動作を伴う所定
の動作を行う。
から構成されており、リード部５，６，７の外側先端部
を除いて、半導体素子２、載置板３、容量素子４及びリ
ード部５，６，７の全体を気密に被覆している。上述の
半導体装置１において、電源用リード部５から電源電圧
が印加されると、ボンディングワイヤー２１及び２６を
介して半導体素子２に電力が供給され、半導体素子２は
信号用リード部７に対する信号の入出力動作を伴う所定
の動作を行う。
【００１６】電源用リード部５から供給された電力に含
まれているノイズ成分は、容量素子４を通過して接地用
リード部６側に逃げる。この結果、半導体素子２へ供給
される電力に含まれるノイズ成分は減少し、半導体素子
２の電源ノイズに基づく誤動作が防止される。容量素子
４では、第１，第２，第３，第４誘電体層１０，１２，
１４及び接着剤層１６と第１，第２，第３電極層１１，
１３，１５，とが積層されており、電源側と接地側との
間の電極の対向面積が全体として大きく確保されている
ので、容量素子４の容量が大きい。その結果、電源用リ
ード部５と接地用リード部６との間の結合静電容量が高
く設定されていることになるので、供給される電源中の
ノイズ成分は効果的に充分除去される。
まれているノイズ成分は、容量素子４を通過して接地用
リード部６側に逃げる。この結果、半導体素子２へ供給
される電力に含まれるノイズ成分は減少し、半導体素子
２の電源ノイズに基づく誤動作が防止される。容量素子
４では、第１，第２，第３，第４誘電体層１０，１２，
１４及び接着剤層１６と第１，第２，第３電極層１１，
１３，１５，とが積層されており、電源側と接地側との
間の電極の対向面積が全体として大きく確保されている
ので、容量素子４の容量が大きい。その結果、電源用リ
ード部５と接地用リード部６との間の結合静電容量が高
く設定されていることになるので、供給される電源中の
ノイズ成分は効果的に充分除去される。
【００１７】〔他の実施例〕 （ａ） 容量素子４として図４に示す構成のものを使用
することによっても本発明を同様に実施できる。図４の
容量素子４では、ボンディングワイヤー接続に代えて、
穴２０，２２，２４内に充填された導電性樹脂層３１，
３２，３３による接続が採用されている。この場合に
は、リード部５（６）及び第３電極層１５には、導電性
樹脂層３１，３２，３３内に先端部が埋め込まれた舌片
部３４，３５，３６が形成されている。また、導電性樹
脂層３２と第３電極層１５との間、及び導電性樹脂層３
３と第２電極層１３との間は、容量素子４を圧着積層し
て形成する工程時に、第２誘電体層１２、第３誘電体層
１４及び接着剤層１６から穴２０，２２，２４内にはみ
出した樹脂部分により絶縁されている。
することによっても本発明を同様に実施できる。図４の
容量素子４では、ボンディングワイヤー接続に代えて、
穴２０，２２，２４内に充填された導電性樹脂層３１，
３２，３３による接続が採用されている。この場合に
は、リード部５（６）及び第３電極層１５には、導電性
樹脂層３１，３２，３３内に先端部が埋め込まれた舌片
部３４，３５，３６が形成されている。また、導電性樹
脂層３２と第３電極層１５との間、及び導電性樹脂層３
３と第２電極層１３との間は、容量素子４を圧着積層し
て形成する工程時に、第２誘電体層１２、第３誘電体層
１４及び接着剤層１６から穴２０，２２，２４内にはみ
出した樹脂部分により絶縁されている。
【００１８】
【発明の効果】本発明に係る半導体装置では、半導体素
子を囲むように配置されかつ電源用リード部と接地用リ
ード部とを容量結合する容量素子が、複数の環状誘電体
層と複数の環状電極層とを積層して構成されており、ま
た、容量素子の最上層の環状電極層上に、この環状電極
層に積層された接着剤層により電源用、接地用及び信号
用の各リード部が接着されるとともに、電源用リード部
または接地用リード部の一方が接着剤層に形成した穴を
介して最上層の環状電極層に、他方が接着剤層および最
上層の環状電極層に形成した穴を介して内部の環状電極
層にそれぞれ電気的に接続されているので、信号用リー
ド部と環状電極層との間に不要な静電結合が生じるのを
防止しつつ電源用リード部と接地用リード部との間の結
合静電容量を高めることができるとともに、半導体装置
の小型化を図ることができる。
子を囲むように配置されかつ電源用リード部と接地用リ
ード部とを容量結合する容量素子が、複数の環状誘電体
層と複数の環状電極層とを積層して構成されており、ま
た、容量素子の最上層の環状電極層上に、この環状電極
層に積層された接着剤層により電源用、接地用及び信号
用の各リード部が接着されるとともに、電源用リード部
または接地用リード部の一方が接着剤層に形成した穴を
介して最上層の環状電極層に、他方が接着剤層および最
上層の環状電極層に形成した穴を介して内部の環状電極
層にそれぞれ電気的に接続されているので、信号用リー
ド部と環状電極層との間に不要な静電結合が生じるのを
防止しつつ電源用リード部と接地用リード部との間の結
合静電容量を高めることができるとともに、半導体装置
の小型化を図ることができる。
【図１】本発明の一実施例としての半導体装置の一部破
断側面部分図。
断側面部分図。
【図２】その容量素子部分の斜視部分図。
【図３】その容量素子の斜視概略図。
【図４】別の実施例の容量素子部分の縦断面部分図。
１ 半導体装置 ２ 半導体素子 ４ 容量素子 ５ 電源用リード部 ６ 接地用リード部 ７ 信号用リード部 ８ モールド樹脂ケース １０，１２，１４，１６ 誘電体層 １１，１３，１５ 電極層
Claims (1)
- 【請求項１】半導体素子と、該 半導体素子に電気的に接続される電源用リード部、接
地用リード部及び信号用リード部と、 前記半導体素子を囲むように配置されかつ前記電源用リ
ード部と接地用リード部とを容量結合する容量素子と、 前記半導体素子、各リード部の一部及び容量素子を被覆
するモールド樹脂ケースと、 を備えた半導体装置において、 前記容量素子が、複数の環状誘電体層と複数の環状電極
層とを積層して構成されており、最上層の前記環状電極
層上に、該環状電極層に積層された接着剤層により前記
各リード部が接着されるとともに、前記電源用リード部
または接地用リード部の一方が前記接着剤層に形成した
穴を介して前記最上層の環状電極層に、他方が前記接着
剤層および前記最上層の環状電極層に形成した穴を介し
て内部の前記環状電極層にそれぞれ電気的に接続されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34677192A JP2996570B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34677192A JP2996570B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196623A JPH06196623A (ja) | 1994-07-15 |
| JP2996570B2 true JP2996570B2 (ja) | 2000-01-11 |
Family
ID=18385712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34677192A Expired - Fee Related JP2996570B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996570B2 (ja) |
-
1992
- 1992-12-25 JP JP34677192A patent/JP2996570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196623A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748537A (en) | Decoupling capacitor and method of formation thereof | |
| JP2000312121A (ja) | ノイズフィルタ | |
| US11158553B2 (en) | Package and semiconductor device | |
| JPH098217A (ja) | 半導体素子収納用パッケージ | |
| JPH0383368A (ja) | 半導体装置 | |
| JP2996570B2 (ja) | 半導体装置 | |
| JP4012652B2 (ja) | 半導体装置 | |
| JPH0818390A (ja) | 弾性表面波装置 | |
| JP3743427B2 (ja) | 電磁波シールド型半導体装置 | |
| JP2006107420A (ja) | メモリカード構造とその製造方法 | |
| JPS62257759A (ja) | ハイブリツド集積回路高電圧絶縁増幅器用パツケ−ジ及び製造方法 | |
| JP2001068583A (ja) | 半導体装置 | |
| JPS60225449A (ja) | 半導体集積回路パツケ−ジ | |
| JP2710906B2 (ja) | 半導体装置 | |
| JP2853938B2 (ja) | 固体撮像素子パッケージ | |
| JP2728595B2 (ja) | 半導体装置 | |
| JP2806729B2 (ja) | 半導体素子収納用パッケージ | |
| JP2002359340A (ja) | 多層回路基板 | |
| JP3081335B2 (ja) | 多層リードフレーム及びこれを用いた半導体装置 | |
| US4532572A (en) | Decoupling capacitor and method of manufacture thereof | |
| JPS5982753A (ja) | 半導体装置用パツケ−ジ | |
| JPH0358465A (ja) | 樹脂封止型半導体装置 | |
| JPS605055B2 (ja) | 半導体装置 | |
| JPH0394452A (ja) | 半導体集積回路用パッケージ | |
| JPH0923066A (ja) | コンデンサ内蔵基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |