JP2992822B2 - 半導体チップ及び半導体チップモジュールの製造方法 - Google Patents
半導体チップ及び半導体チップモジュールの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、高容量の半導体チ
ップモジュールを形成するための積層可能な半導体チッ
プ及び該半導体チップを積層した半導体チップモジュー
ルの製造方法に係るもので、詳しくは、絶縁構造の改良
により製造工程を簡単化し得る技術に関する。
ップモジュールを形成するための積層可能な半導体チッ
プ及び該半導体チップを積層した半導体チップモジュー
ルの製造方法に係るもので、詳しくは、絶縁構造の改良
により製造工程を簡単化し得る技術に関する。
【０００２】
【従来の技術】一般に、３次元半導体チップの積層技術
は、高容量で小型の半導体チップパッケージを製造する
重要な技術であって、例えば、米国特許のUSP NO.５,
１０４, ８２０及びUSP NO.５, ２７９, ９９１に開示
されている。そして、前記USP NO.５, １０４, ８２０
に開示された従来の３次元半導体チップの積層技術につ
いては、図５に示すように、アンカットウェーハの状態
で、各半導体チップ１１の上面に配列された複数のパッ
ド１２を積層して半導体モジュールとして使用するた
め、導電性配線１３を用いて各半導体チップ１１の側面
外方側に夫々再配置し、該再配置されたパッド１４を有
する半導体チップ１１のウェーハを切断して、図６に示
すような再配置された各パッド１４を有する半導体チッ
プ１５に夫々分離し、それら分離された半導体チップ１
５を積層して半導体チップモジュールを構成し、該半導
体チップモジュールを構成する各半導体チップ１５の各
配線１３の端部（再配置されたパッド部分）が損傷され
ないように、該各半導体チップ１５の側面を夫々食刻し
て、該食刻された部位にポリマー絶縁物を充填し、該各
半導体チップ１５の側面を絶縁させている。
は、高容量で小型の半導体チップパッケージを製造する
重要な技術であって、例えば、米国特許のUSP NO.５,
１０４, ８２０及びUSP NO.５, ２７９, ９９１に開示
されている。そして、前記USP NO.５, １０４, ８２０
に開示された従来の３次元半導体チップの積層技術につ
いては、図５に示すように、アンカットウェーハの状態
で、各半導体チップ１１の上面に配列された複数のパッ
ド１２を積層して半導体モジュールとして使用するた
め、導電性配線１３を用いて各半導体チップ１１の側面
外方側に夫々再配置し、該再配置されたパッド１４を有
する半導体チップ１１のウェーハを切断して、図６に示
すような再配置された各パッド１４を有する半導体チッ
プ１５に夫々分離し、それら分離された半導体チップ１
５を積層して半導体チップモジュールを構成し、該半導
体チップモジュールを構成する各半導体チップ１５の各
配線１３の端部（再配置されたパッド部分）が損傷され
ないように、該各半導体チップ１５の側面を夫々食刻し
て、該食刻された部位にポリマー絶縁物を充填し、該各
半導体チップ１５の側面を絶縁させている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の３次元半導体チップの積層技術においては、
半導体チップの側面を絶縁する工程を、各半導体チップ
が積層された半導体チップモジュールに対して行うよう
にしているため、ウェーハの製造工程が一時中断され
て、連続的に進行されず製造効率の低下を招くという問
題がある。
うな従来の３次元半導体チップの積層技術においては、
半導体チップの側面を絶縁する工程を、各半導体チップ
が積層された半導体チップモジュールに対して行うよう
にしているため、ウェーハの製造工程が一時中断され
て、連続的に進行されず製造効率の低下を招くという問
題がある。
【０００４】また、いずれか一つの半導体チップの各パ
ッドを再配置する際、周囲の他の半導体チップの占有面
積を利用するようになるため、積層用に分離された半導
体チップのサイズが大きくなり、半導体チップの歩留ま
りが低下するという問題がある。そこで、本発明は、こ
のような従来の課題に鑑みてなされたもので、アンカッ
トウェーハの状態で、各半導体チップの側面を絶縁し、
製造工程を中断せず、簡便に製造し得る半導体チップ及
び半導体チップモジュールの製造方法を提供することを
目的とする。
ッドを再配置する際、周囲の他の半導体チップの占有面
積を利用するようになるため、積層用に分離された半導
体チップのサイズが大きくなり、半導体チップの歩留ま
りが低下するという問題がある。そこで、本発明は、こ
のような従来の課題に鑑みてなされたもので、アンカッ
トウェーハの状態で、各半導体チップの側面を絶縁し、
製造工程を中断せず、簡便に製造し得る半導体チップ及
び半導体チップモジュールの製造方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
ホール形成ラインと、個別の半導体チップに分離するた
めの第１切断線と第２切断線とが区画されたアンカット
ウェーハを準備する工程と、該ウェーハの上面のホール
形成ラインに沿って、第１バイアホールを形成する工程
と、前記ウェーハの下面に第１絶縁層を形成する工程
と、前記第１バイアホールの内部に第２絶縁層を充填し
て形成する工程と、前記ウェーハの上面に第３絶縁層を
形成する工程と、該第３絶縁層の内部に前記各半導体チ
ップのパッドが露出されるように第２バイアホールを形
成する工程と、前記第３絶縁層の上面に前記パッドに接
続される複数の導電線を形成する工程と、該各導電線及
び第３絶縁層の上面に第４絶縁層を形成する工程と、前
記第１切断線及び第２切断線に沿って前記ウエーハを切
断する工程と、を順次行うことを特徴とする。
ホール形成ラインと、個別の半導体チップに分離するた
めの第１切断線と第２切断線とが区画されたアンカット
ウェーハを準備する工程と、該ウェーハの上面のホール
形成ラインに沿って、第１バイアホールを形成する工程
と、前記ウェーハの下面に第１絶縁層を形成する工程
と、前記第１バイアホールの内部に第２絶縁層を充填し
て形成する工程と、前記ウェーハの上面に第３絶縁層を
形成する工程と、該第３絶縁層の内部に前記各半導体チ
ップのパッドが露出されるように第２バイアホールを形
成する工程と、前記第３絶縁層の上面に前記パッドに接
続される複数の導電線を形成する工程と、該各導電線及
び第３絶縁層の上面に第４絶縁層を形成する工程と、前
記第１切断線及び第２切断線に沿って前記ウエーハを切
断する工程と、を順次行うことを特徴とする。
【０００６】請求項２に係る発明は、前記第１切断線及
び第２切断線は、前記ウェーハを切断するため区画さ
れ、前記ホール形成ラインは前記第１バイアホールを形
成するため第２切断線の両側に形成されることを特徴と
する。請求項３に係る発明は、前記第１絶縁層は、第１
絶縁性接着部材により接着して形成されることを特徴と
する請求項１に記載の半導体チップの製造方法。
び第２切断線は、前記ウェーハを切断するため区画さ
れ、前記ホール形成ラインは前記第１バイアホールを形
成するため第２切断線の両側に形成されることを特徴と
する。請求項３に係る発明は、前記第１絶縁層は、第１
絶縁性接着部材により接着して形成されることを特徴と
する請求項１に記載の半導体チップの製造方法。
【０００７】請求項４に係る発明は、前記第１絶縁性接
着部材は、熱可塑性ポリマー接着剤のサーモエチルイミ
ドを約１０μm 以下の厚さに形成することを特徴とす
る。請求項５に係る発明は、前記第１絶縁層は、熱膨張
係数の小さいポリマーフィルムであることを特徴とす
る。請求項６に係る発明は、前記第２絶縁層は、熱可塑
性ポリマー接着剤のサーモエチルイミドであることを特
徴とする。
着部材は、熱可塑性ポリマー接着剤のサーモエチルイミ
ドを約１０μm 以下の厚さに形成することを特徴とす
る。請求項５に係る発明は、前記第１絶縁層は、熱膨張
係数の小さいポリマーフィルムであることを特徴とす
る。請求項６に係る発明は、前記第２絶縁層は、熱可塑
性ポリマー接着剤のサーモエチルイミドであることを特
徴とする。
【０００８】請求項７に係る発明は、前記第３絶縁層
は、第２絶縁性接着部材により接着して形成されること
を特徴とする。請求項８に係る発明は、前記第２絶縁性
接着部材は、熱可塑性ポリマー接着剤のサーモエチルイ
ミドを約１０μm 以下の厚さに形成することを特徴とす
る。請求項９に係る発明は、前記第３絶縁層は、熱膨張
係数の小さいポリマーフィルムであることを特徴とす
る。
は、第２絶縁性接着部材により接着して形成されること
を特徴とする。請求項８に係る発明は、前記第２絶縁性
接着部材は、熱可塑性ポリマー接着剤のサーモエチルイ
ミドを約１０μm 以下の厚さに形成することを特徴とす
る。請求項９に係る発明は、前記第３絶縁層は、熱膨張
係数の小さいポリマーフィルムであることを特徴とす
る。
【０００９】請求項１０に係る発明は、前記導電線は、
一端が前記第２バイアホールを経て半導体チップの各パ
ッドに接続され、他端は半導体チップの側面まで延長形
成されることを特徴とする。請求項１１に係る発明は、
前記導電線は、チタン−アルミニウム合金（Ti/Al）層
から形成されることを特徴とする。
一端が前記第２バイアホールを経て半導体チップの各パ
ッドに接続され、他端は半導体チップの側面まで延長形
成されることを特徴とする。請求項１１に係る発明は、
前記導電線は、チタン−アルミニウム合金（Ti/Al）層
から形成されることを特徴とする。
【００１０】請求項１２に係る発明は、前記第４絶縁層
は、熱可塑性ポリマー接着部材のサーモエチルイミド層
とポリマーフィルム層とからなることを特徴とする。請
求項１３に係る発明は、前記接着層は、熱可塑性ポリマ
ー接着部材のサーモエチルイミド層を形成した後、熱処
理を施して形成することを特徴とする。請求項１４に係
る発明は、前記第４絶縁層の上面に接着層を形成する工
程を含むことを特徴とする。
は、熱可塑性ポリマー接着部材のサーモエチルイミド層
とポリマーフィルム層とからなることを特徴とする。請
求項１３に係る発明は、前記接着層は、熱可塑性ポリマ
ー接着部材のサーモエチルイミド層を形成した後、熱処
理を施して形成することを特徴とする。請求項１４に係
る発明は、前記第４絶縁層の上面に接着層を形成する工
程を含むことを特徴とする。
【００１１】請求項１５に係る発明は、ホール形成ライ
ンと、個別の半導体チップに分離するための第１切断線
と第２切断線とが区画されたアンカットウェーハを準備
する工程と、前記ウェーハの上面に、前記ホールライン
に沿って第１バイアホールを形成する工程と、前記ウェ
ーハの下面に第１絶縁層を形成する工程と、前記第１バ
イアホールの内部に第２絶縁層を充填して形成する工程
と、前記ウェーハの上面に第３絶縁層を形成する工程
と、前記第３絶縁層の内部に前記半導体チップのパッド
が露出されるように第２バイアホールを形成する工程
と、前記第３絶縁層の上面に前記パッドに接続される複
数の導電線を形成する工程と、それら導電線及び第３絶
縁層の上面に第４絶縁層を形成する工程と、以上の工程
を施したウェーハを複数枚積層する工程と、前記積層さ
れたウェーハを第１切断線及び第２切断線に沿って切断
する工程と、を順次行うことを特徴とする。
ンと、個別の半導体チップに分離するための第１切断線
と第２切断線とが区画されたアンカットウェーハを準備
する工程と、前記ウェーハの上面に、前記ホールライン
に沿って第１バイアホールを形成する工程と、前記ウェ
ーハの下面に第１絶縁層を形成する工程と、前記第１バ
イアホールの内部に第２絶縁層を充填して形成する工程
と、前記ウェーハの上面に第３絶縁層を形成する工程
と、前記第３絶縁層の内部に前記半導体チップのパッド
が露出されるように第２バイアホールを形成する工程
と、前記第３絶縁層の上面に前記パッドに接続される複
数の導電線を形成する工程と、それら導電線及び第３絶
縁層の上面に第４絶縁層を形成する工程と、以上の工程
を施したウェーハを複数枚積層する工程と、前記積層さ
れたウェーハを第１切断線及び第２切断線に沿って切断
する工程と、を順次行うことを特徴とする。
【００１２】
【発明の効果】本発明は、アンカットウェーハで各半導
体チップの側面を絶縁するようになっているため、従来
のウェーハ加工工程を中断せずにそのまま進行しながら
簡単に積層可能な半導体チップ及び半導体チップモジュ
ールを製造できる。同時に、従来のように半導体チップ
のパッドを再配置するための面積を必要としないため、
半導体チップのサイズを小さくでき、半導体チップの収
納率が高い半導体チップモジュールを製造できる。
体チップの側面を絶縁するようになっているため、従来
のウェーハ加工工程を中断せずにそのまま進行しながら
簡単に積層可能な半導体チップ及び半導体チップモジュ
ールを製造できる。同時に、従来のように半導体チップ
のパッドを再配置するための面積を必要としないため、
半導体チップのサイズを小さくでき、半導体チップの収
納率が高い半導体チップモジュールを製造できる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。本発明に係る積層可能な半
導体チップの製造方法については、まず、図１に示すよ
うなアンカットウェーハ２０を準備するが、該アンカッ
トウェーハ２０は、上面に相互に交差して横方向及び縦
方向に夫々第２切断線２４及び第１切断線２２が区画形
成され、前記第２切断線２４の両側には所定幅のホール
形成ライン２６が形成されて、各第１切断線２２及び第
２切断線２４に囲まれた領域内に夫々半導体チップ２８
が形成されている。
て図面に基づいて説明する。本発明に係る積層可能な半
導体チップの製造方法については、まず、図１に示すよ
うなアンカットウェーハ２０を準備するが、該アンカッ
トウェーハ２０は、上面に相互に交差して横方向及び縦
方向に夫々第２切断線２４及び第１切断線２２が区画形
成され、前記第２切断線２４の両側には所定幅のホール
形成ライン２６が形成されて、各第１切断線２２及び第
２切断線２４に囲まれた領域内に夫々半導体チップ２８
が形成されている。
【００１４】次に、図２(A) に示すように、図１のホー
ル形成ライン２６に沿ってダイヤモンドカッターによる
傾斜切断を施すか、又は水酸化カリウム（KOH ）食刻を
施してウェーハ２０の内部に第１バイアホール３２を形
成する。次に、図２(B) に示すように、ウェーハ２０の
下面に第１絶縁性接着部材３４を用いて第１絶縁層３６
を接着形成し、前記ウェーハ２０と第１絶縁層３６との
界面で発生する応力を減らすため、第１絶縁性接着部材
３４には、熱可塑性ポリマー接着剤のサーモエチルイミ
ド（Thermoetherimide）を使用して、約１０μm以下の
厚さに形成し、第１絶縁層３６の材質は熱膨張係数の小
さいポリマーフィルム（例えば、ポリイミド系のカプト
ンフィルム）を使用する。
ル形成ライン２６に沿ってダイヤモンドカッターによる
傾斜切断を施すか、又は水酸化カリウム（KOH ）食刻を
施してウェーハ２０の内部に第１バイアホール３２を形
成する。次に、図２(B) に示すように、ウェーハ２０の
下面に第１絶縁性接着部材３４を用いて第１絶縁層３６
を接着形成し、前記ウェーハ２０と第１絶縁層３６との
界面で発生する応力を減らすため、第１絶縁性接着部材
３４には、熱可塑性ポリマー接着剤のサーモエチルイミ
ド（Thermoetherimide）を使用して、約１０μm以下の
厚さに形成し、第１絶縁層３６の材質は熱膨張係数の小
さいポリマーフィルム（例えば、ポリイミド系のカプト
ンフィルム）を使用する。
【００１５】次に、図２(C) に示すように、前記第１バ
イアホール３２の内部に、熱可塑性ポリマー接着剤のサ
ーモエチルイミドを充填して第２絶縁層３８を形成し、
熱処理を施すが、このとき、該第２絶縁層３８の形成用
にUltem を用いることもできる。次に、図２(D) に示す
ように、前記第２絶縁層３８及びウェーハ２０の上面に
第２絶縁性接着部材４０を用いて第３絶縁層４２を接着
形成するが、この場合も、前記第１絶縁層３６を形成す
る場合と同様に、ウェーハ２０と第３絶縁層４２との界
面で発生する応力を減らすため、前記第２絶縁性接着部
材４０は熱可塑性ポリマー接着剤のサーモエチルイミド
を使用して、約１０μm 以下の厚さに形成し、前記第３
絶縁層４２の材質は熱膨張係数の小さいポリマーフィル
ムを使用する。
イアホール３２の内部に、熱可塑性ポリマー接着剤のサ
ーモエチルイミドを充填して第２絶縁層３８を形成し、
熱処理を施すが、このとき、該第２絶縁層３８の形成用
にUltem を用いることもできる。次に、図２(D) に示す
ように、前記第２絶縁層３８及びウェーハ２０の上面に
第２絶縁性接着部材４０を用いて第３絶縁層４２を接着
形成するが、この場合も、前記第１絶縁層３６を形成す
る場合と同様に、ウェーハ２０と第３絶縁層４２との界
面で発生する応力を減らすため、前記第２絶縁性接着部
材４０は熱可塑性ポリマー接着剤のサーモエチルイミド
を使用して、約１０μm 以下の厚さに形成し、前記第３
絶縁層４２の材質は熱膨張係数の小さいポリマーフィル
ムを使用する。
【００１６】次いで、前記第３絶縁層４２及び第２絶縁
性接着部材４０の上面所定部位に複数の第２バイアホー
ル４２a を形成するが、このとき、該各第２バイアホー
ル４２a は各半導体チップ２８の上面の各チップパッド
（図示せず）が露出されるように形成する。次に、図２
(E) に示すように、前記第３絶縁層４２の上面に導電層
を形成した後、パターニングして前記各チップパッド
（図示せず）に接続される複数の導電線４４を形成す
る。このとき、該各導電線４４の一端は前記各第２バイ
アホール４２a を経て各チップパッド（図示せず）に夫
々電気的に接続し、他端は前記半導体チップ２８の側面
まで延長形成して、後続の工程でウェーハ２０を半導体
チップ２８毎に切断して分離すると、各半導体チップ２
８上の各チップパッドに接続された各導電線４４が各半
導体チップ２８の側面に露出するようにする。ここで、
前記各導電線４４は、チタン（Ti）層とアルミニウム
（Al）層( 厚さ２μm）を有して形成されているが、ア
ルミニウム（Al）層が主配線の役割を担い、チタン（T
i）層はアルミニウム（Al）層と第３絶縁層４２との接
着力を向上させる補助配線の役割を担う。
性接着部材４０の上面所定部位に複数の第２バイアホー
ル４２a を形成するが、このとき、該各第２バイアホー
ル４２a は各半導体チップ２８の上面の各チップパッド
（図示せず）が露出されるように形成する。次に、図２
(E) に示すように、前記第３絶縁層４２の上面に導電層
を形成した後、パターニングして前記各チップパッド
（図示せず）に接続される複数の導電線４４を形成す
る。このとき、該各導電線４４の一端は前記各第２バイ
アホール４２a を経て各チップパッド（図示せず）に夫
々電気的に接続し、他端は前記半導体チップ２８の側面
まで延長形成して、後続の工程でウェーハ２０を半導体
チップ２８毎に切断して分離すると、各半導体チップ２
８上の各チップパッドに接続された各導電線４４が各半
導体チップ２８の側面に露出するようにする。ここで、
前記各導電線４４は、チタン（Ti）層とアルミニウム
（Al）層( 厚さ２μm）を有して形成されているが、ア
ルミニウム（Al）層が主配線の役割を担い、チタン（T
i）層はアルミニウム（Al）層と第３絶縁層４２との接
着力を向上させる補助配線の役割を担う。
【００１７】次に、図２(F) に示すように、前記各導電
線４４の間に露出された第３絶縁層４２の上面及び該各
導電線４４の上面に第４絶縁層４６を形成した後、該絶
縁層４６の上面に接着層４８を形成する。この場合、第
４絶縁層４６を形成する工程は、前記各導電線４４間の
ギャップを埋めるのに熱可塑性に優れるポリマー接着剤
のサーモエチルイミド（例えば、Ultem ）を用い、その
上面に熱膨張係数の小さいポリマーフィルム（例えば、
カプトンフィルム）を接着することにより形成する。
線４４の間に露出された第３絶縁層４２の上面及び該各
導電線４４の上面に第４絶縁層４６を形成した後、該絶
縁層４６の上面に接着層４８を形成する。この場合、第
４絶縁層４６を形成する工程は、前記各導電線４４間の
ギャップを埋めるのに熱可塑性に優れるポリマー接着剤
のサーモエチルイミド（例えば、Ultem ）を用い、その
上面に熱膨張係数の小さいポリマーフィルム（例えば、
カプトンフィルム）を接着することにより形成する。
【００１８】なお、前記接着層４８は、前記第１絶縁性
接着部材３４及び第２絶縁性接着部材４０と同様の材質
を用いて形成した後、熱処理を施すことが好ましい。次
に、図２(G) に示すように、ウェーハ２０の上面に区画
されている前記第１切断線２２及び第２切断線２４に沿
ってウェーハを切断し、積層可能な半導体チップ５０の
製造を終了する。
接着部材３４及び第２絶縁性接着部材４０と同様の材質
を用いて形成した後、熱処理を施すことが好ましい。次
に、図２(G) に示すように、ウェーハ２０の上面に区画
されている前記第１切断線２２及び第２切断線２４に沿
ってウェーハを切断し、積層可能な半導体チップ５０の
製造を終了する。
【００１９】次に、本発明に係る半導体チップモジュー
ルの製造方法について説明する。まず、図３に示すよう
に、上述の方法により製造された半導体チップ５０を複
数枚積層した後、所望の圧力下で加熱すると、接着層４
８の接着力により各半導体チップ５０が相互に接着され
て、半導体チップモジュール６０を形成する。また、前
記半導体チップモジュール６０は、各半導体チップ２８
の側面が第２絶縁層３８により完全に絶縁されているた
め、後続の工程で半導体チップモジュール６０の側面に
金属性物質を接着し、各半導体チップ２８間を絶縁させ
て導電線４４のみを相互に電気的に結線すると、高容量
で多層の半導体パッケージを製造することができる。こ
のように、半導体チップ２８の側面を絶縁させる技術
は、高容量の多次元半導体パッケージを製造するのに核
心となる技術の内の一つである。
ルの製造方法について説明する。まず、図３に示すよう
に、上述の方法により製造された半導体チップ５０を複
数枚積層した後、所望の圧力下で加熱すると、接着層４
８の接着力により各半導体チップ５０が相互に接着され
て、半導体チップモジュール６０を形成する。また、前
記半導体チップモジュール６０は、各半導体チップ２８
の側面が第２絶縁層３８により完全に絶縁されているた
め、後続の工程で半導体チップモジュール６０の側面に
金属性物質を接着し、各半導体チップ２８間を絶縁させ
て導電線４４のみを相互に電気的に結線すると、高容量
で多層の半導体パッケージを製造することができる。こ
のように、半導体チップ２８の側面を絶縁させる技術
は、高容量の多次元半導体パッケージを製造するのに核
心となる技術の内の一つである。
【００２０】そして、本発明では、アンカットウェーハ
で各半導体チップの側面を絶縁するようになっているた
め、従来のウェーハ加工工程を中断せずにそのまま進行
しながら簡単に積層可能な半導体チップ及び半導体チッ
プモジュールを製造できる。また、従来のように半導体
チップのパッドを再配置するための面積を必要としない
ため、半導体チップのサイズを小さくでき、歩留りを向
上できる。
で各半導体チップの側面を絶縁するようになっているた
め、従来のウェーハ加工工程を中断せずにそのまま進行
しながら簡単に積層可能な半導体チップ及び半導体チッ
プモジュールを製造できる。また、従来のように半導体
チップのパッドを再配置するための面積を必要としない
ため、半導体チップのサイズを小さくでき、歩留りを向
上できる。
【００２１】さらに、本発明の半導体チップモジュール
６０の他の製造方法として、次のように行うこともでき
る。即ち、図２(F) に示した状態のウェーハ２０を複数
枚積層し、それら積層されたウエーハ２０を第１切断線
２２及び第２切断線２４に沿って切断して、半導体チッ
プモジュール６０を製造するが、このようにすると、一
度の積層工程及び切断工程を施すだけで、複数の積層さ
れた半導体チップモジュール６０を製造することができ
る。
６０の他の製造方法として、次のように行うこともでき
る。即ち、図２(F) に示した状態のウェーハ２０を複数
枚積層し、それら積層されたウエーハ２０を第１切断線
２２及び第２切断線２４に沿って切断して、半導体チッ
プモジュール６０を製造するが、このようにすると、一
度の積層工程及び切断工程を施すだけで、複数の積層さ
れた半導体チップモジュール６０を製造することができ
る。
【００２２】図４は図３に示した半導体チップモジュー
ル６０の側面図であり、半導体チップ２８の電気回路と
なる複数の導電線４４が半導体チップモジュール６０の
側面に露出されて、第３絶縁層４２及び第４絶縁層４６
により相互に絶縁されているため、該半導体チップモジ
ュール６０の側面に金属性の外部端子又はソルダーボー
ルを形成することにより、高容量の半導体チップモジュ
ールを製造できる。
ル６０の側面図であり、半導体チップ２８の電気回路と
なる複数の導電線４４が半導体チップモジュール６０の
側面に露出されて、第３絶縁層４２及び第４絶縁層４６
により相互に絶縁されているため、該半導体チップモジ
ュール６０の側面に金属性の外部端子又はソルダーボー
ルを形成することにより、高容量の半導体チップモジュ
ールを製造できる。
【図１】本発明に係るアンカットウェーハを示した平面
図
図
【図２】本発明に係る半導体チップの製造方法を示した
工程縦断面図
工程縦断面図
【図３】本発明に係る半導体チップモジュールの縦断面
図
図
【図４】本発明に係る半導体チップモジュールの側面図
【図５】従来の３次元チップ積層技術に係るパッドの側
面の再配列状態を示した平面図
面の再配列状態を示した平面図
【図６】分離された半導体チップの全体平面図
２０：アンカットウェーハ ３８：第２絶縁層 ２２：第１切断線 ４０：第２絶縁性接
着部材 ２４：第２切断線 ４２：第３絶縁層 ２６：ホール形成ライン ４２a ：第２バイア
ホール ２８：半導体チップ ４４：導電線 ３２：第１バイアホール ４６：第４絶縁層 ３４：第１絶縁性接着部材 ４８：接着層 ３６：第１絶縁層 ６０：半導体チップ
モジュール
着部材 ２４：第２切断線 ４２：第３絶縁層 ２６：ホール形成ライン ４２a ：第２バイア
ホール ２８：半導体チップ ４４：導電線 ３２：第１バイアホール ４６：第４絶縁層 ３４：第１絶縁性接着部材 ４８：接着層 ３６：第１絶縁層 ６０：半導体チップ
モジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン ス コ 大韓民国、ダエジョン、ヨースン−ク、 コースン−ドン、373−１ (56)参考文献 特開 平９−106968（ＪＰ，Ａ) 特開 平３−52239（ＪＰ，Ａ) 特開 平２−5447（ＪＰ，Ａ) 特開 昭57−145331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/301 H01L 27/00 301
Claims (15)
- 【請求項１】ホール形成ラインと、個別の半導体チップ
に分離するための第１切断線と第２切断線とが区画され
たアンカットウェーハを準備する工程と、 該ウェーハの上面のホール形成ラインに沿って、第１バ
イアホールを形成する工程と、 前記ウェーハの下面に第１絶縁層を形成する工程と、 前記第１バイアホールの内部に第２絶縁層を充填して形
成する工程と、 前記ウェーハの上面に第３絶縁層を形成する工程と、 該第３絶縁層の内部に前記各半導体チップのパッドが露
出されるように第２バイアホールを形成する工程と、 前記第３絶縁層の上面に前記パッドに接続される複数の
導電線を形成する工程と、 該各導電線及び第３絶縁層の上面に第４絶縁層を形成す
る工程と、 前記第１切断線及び第２切断線に沿って前記ウエーハを
切断する工程と、 を順次行うことを特徴とする半導体チップの製造方法。 - 【請求項２】前記第１切断線及び第２切断線は、前記ウ
ェーハを切断するため区画され、前記ホール形成ライン
は前記第１バイアホールを形成するため第２切断線の両
側に形成されることを特徴とする請求項１に記載の半導
体チップの製造方法。 - 【請求項３】前記第１絶縁層は、第１絶縁性接着部材に
より接着して形成されることを特徴とする請求項１に記
載の半導体チップの製造方法。 - 【請求項４】前記第１絶縁性接着部材は、熱可塑性ポリ
マー接着剤のサーモエチルイミドを約１０μm 以下の厚
さに形成することを特徴とする請求項３に記載の半導体
チップの製造方法。 - 【請求項５】前記第１絶縁層は、熱膨張係数の小さいポ
リマーフィルムであることを特徴とする請求項１〜請求
項４のいずれか１つに記載の半導体チップの製造方法。 - 【請求項６】前記第２絶縁層は、熱可塑性ポリマー接着
剤のサーモエチルイミドであることを特徴とする請求項
１〜請求項５のいずれか１つに記載の半導体チップの製
造方法。 - 【請求項７】前記第３絶縁層は、第２絶縁性接着部材に
より接着して形成されることを特徴とする請求項１〜請
求項６のいずれか１つに記載の半導体チップの製造方
法。 - 【請求項８】前記第２絶縁性接着部材は、熱可塑性ポリ
マー接着剤のサーモエチルイミドを約１０μm 以下の厚
さに形成することを特徴とする請求項７に記載の半導体
チップの製造方法。 - 【請求項９】前記第３絶縁層は、熱膨張係数の小さいポ
リマーフィルムであることを特徴とする請求項１〜請求
項８のいずれか１つに記載の半導体チップの製造方法。 - 【請求項１０】前記導電線は、一端が前記第２バイアホ
ールを経て半導体チップの各パッドに接続され、他端は
半導体チップの側面まで延長形成されることを特徴とす
る請求項１〜請求項９のいずれか１つに記載の半導体チ
ップの製造方法。 - 【請求項１１】前記導電線は、チタン−アルミニウム合
金（Ti/Al ）層から形成されることを特徴とする請求項
１〜請求項１０のいずれか１つに記載の半導体チップの
製造方法。 - 【請求項１２】前記第４絶縁層は、熱可塑性ポリマー接
着部材のサーモエチルイミド層とポリマーフィルム層と
からなることを特徴とする請求項１〜請求項１１のいず
れか１つに記載の半導体チップの製造方法。 - 【請求項１３】前記接着層は、熱可塑性ポリマー接着部
材のサーモエチルイミド層を形成した後、熱処理を施し
て形成することを特徴とする請求項１に記載の半導体チ
ップの製造方法。 - 【請求項１４】前記第４絶縁層の上面に接着層を形成す
る工程を含むことを特徴とする請求項１〜請求項１３の
いずれか１つに記載の半導体チップの製造方法。 - 【請求項１５】ホール形成ラインと、個別の半導体チッ
プに分離するための第１切断線と第２切断線とが区画さ
れたアンカットウェーハを準備する工程と、 前記ウェーハの上面に、前記ホールラインに沿って第１
バイアホールを形成する工程と、 前記ウェーハの下面に第１絶縁層を形成する工程と、 前記第１バイアホールの内部に第２絶縁層を充填して形
成する工程と、 前記ウェーハの上面に第３絶縁層を形成する工程と、 前記第３絶縁層の内部に前記半導体チップのパッドが露
出されるように第２バイアホールを形成する工程と、 前記第３絶縁層の上面に前記パッドに接続される複数の
導電線を形成する工程と、 それら導電線及び第３絶縁層の上面に第４絶縁層を形成
する工程と、 以上の工程を施したウェーハを複数枚積層する工程と、 前記積層されたウェーハを第１切断線及び第２切断線に
沿って切断する工程と、を順次行うことを特徴とする半
導体チップモジュールの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR61039/1997 | 1997-11-19 | ||
| KR1019970061039A KR100253352B1 (ko) | 1997-11-19 | 1997-11-19 | 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224867A JPH11224867A (ja) | 1999-08-17 |
| JP2992822B2 true JP2992822B2 (ja) | 1999-12-20 |
Family
ID=19525056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327600A Expired - Fee Related JP2992822B2 (ja) | 1997-11-19 | 1998-11-18 | 半導体チップ及び半導体チップモジュールの製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100253352B1 (ja) |
| DE (1) | DE19842481B4 (ja) |
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|---|---|---|---|---|
| DE10107142A1 (de) * | 2001-02-15 | 2002-11-14 | Infineon Technologies Ag | Verfahren zur Herstellung eines chipförmigen Halbleiterbauelements und damit herstellbares Halbleiterbauelement |
| US6599778B2 (en) * | 2001-12-19 | 2003-07-29 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
| JP4703127B2 (ja) * | 2004-03-31 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体ウェーハ、半導体チップおよびその製造方法 |
| KR100575591B1 (ko) * | 2004-07-27 | 2006-05-03 | 삼성전자주식회사 | 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법 |
| KR100612867B1 (ko) | 2004-11-02 | 2006-08-14 | 삼성전자주식회사 | 탐침 어레이를 가지는 저항성 메모리 소자 및 그 제조 방법 |
| DE102005030465B4 (de) * | 2005-06-28 | 2007-12-20 | Infineon Technologies Ag | Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben |
| FR2895568B1 (fr) | 2005-12-23 | 2008-02-08 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
| TWI287273B (en) * | 2006-01-25 | 2007-09-21 | Advanced Semiconductor Eng | Three dimensional package and method of making the same |
| TWI293499B (en) * | 2006-01-25 | 2008-02-11 | Advanced Semiconductor Eng | Three dimensional package and method of making the same |
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| SG148901A1 (en) | 2007-07-09 | 2009-01-29 | Micron Technology Inc | Packaged semiconductor assemblies and methods for manufacturing such assemblies |
| US7781877B2 (en) | 2007-08-07 | 2010-08-24 | Micron Technology, Inc. | Packaged integrated circuit devices with through-body conductive vias, and methods of making same |
| US10366966B1 (en) * | 2018-05-17 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing integrated fan-out package |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989011734A1 (en) * | 1988-05-21 | 1989-11-30 | Robert Bosch Gmbh | Manufacture of diodes |
| US4956695A (en) * | 1989-05-12 | 1990-09-11 | Rockwell International Corporation | Three-dimensional packaging of focal plane assemblies using ceramic spacers |
| US5161093A (en) * | 1990-07-02 | 1992-11-03 | General Electric Company | Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive |
| CA2118994A1 (en) * | 1993-06-21 | 1994-12-22 | Claude L. Bertin | Polyimide-insulated cube package of stacked semiconductor device chips |
| US5675180A (en) * | 1994-06-23 | 1997-10-07 | Cubic Memory, Inc. | Vertical interconnect process for silicon segments |
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US5648684A (en) * | 1995-07-26 | 1997-07-15 | International Business Machines Corporation | Endcap chip with conductive, monolithic L-connect for multichip stack |
| US5952725A (en) * | 1996-02-20 | 1999-09-14 | Micron Technology, Inc. | Stacked semiconductor devices |
| KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
| US5904502A (en) * | 1997-09-04 | 1999-05-18 | International Business Machines Corporation | Multiple 3-dimensional semiconductor device processing method and apparatus |
-
1997
- 1997-11-19 KR KR1019970061039A patent/KR100253352B1/ko not_active IP Right Cessation
-
1998
- 1998-09-16 DE DE19842481A patent/DE19842481B4/de not_active Expired - Fee Related
- 1998-11-02 US US09/184,514 patent/US6124149A/en not_active Expired - Lifetime
- 1998-11-18 JP JP10327600A patent/JP2992822B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JPH11224867A (ja) | 1999-08-17 |
| DE19842481A1 (de) | 1999-06-17 |
| KR100253352B1 (ko) | 2000-04-15 |
| DE19842481B4 (de) | 2006-11-16 |
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