DE10107142A1 - Verfahren zur Herstellung eines chipförmigen Halbleiterbauelements und damit herstellbares Halbleiterbauelement - Google Patents

Verfahren zur Herstellung eines chipförmigen Halbleiterbauelements und damit herstellbares Halbleiterbauelement

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DE10107142A1
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
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    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Leistungshalbleiterbauelements, insbesondere Feldeffekttransistorchips, bei dem metallische Elektrodenkontakte an der Chipoberfläche zur Kontaktierung frei liegen, wobei die Chipseitenkante zur Kontaktierung wenigstens einer Elektrode des Bauelements verwendet wird. Das Herstellungsverfahren lässt sich in einen Front-End-Prozess integrieren, indem der Rand der Chipvorderseiten fototechnisch und durch Ätzung strukturiert wird, um Gräben bis zu einigen 100 mum Tiefe in den Wafer zu ätzen, die anschließend mit Metall gefüllt werden und dann die seitliche Metallisierung an den Chipkanten (5) bilden.

Description

Die Erfindung betrifft insbesondere das Gebiet der chipförmi­ gen Halbleiterbauelemente und ein Verfahren zur Herstellung eines Feldeffekttransistorchips.
Bei bekannten oder handelsüblichen Leistungsfeldeffekttransi­ storen liegt der Drainkontakt auf der Chiprückseite, und die Chipkante bleibt ungenutzt. Dies schränkt die Funktionalität eines derartigen Leistungshalbleiterbauelements ein, da die Chiprückseite elektrisch nicht isoliert und dadurch auch nicht als rein thermischer Kontakt zur Abfuhr der beim Be­ trieb des Leistungshalbleiterbauelements entstehenden Wärme genutzt werden kann. Außerdem konnte durch den auf der Chip­ rückseite realisierten Drainkontakt der bekannten Leistungs­ halbleiterbauelemente die Drainkontaktierung nicht auf der Chipvorderseite, das heißt nicht auf der vom Verdrahtungs­ substrat abgewendeten Chipoberfläche realisiert werden.
Es ist deshalb Aufgabe der Erfindung, ein Verfahren zur Her­ stellung eines chipförmigen Halbleiterbauelements, insbeson­ dere eines Leistungsfeldeffekttransistorchips und ein derar­ tiges Halbleiterbauelement mit erhöhter Funktionalität anzu­ geben, bei dem die Chiprückseite elektrisch isoliert und zu einem rein thermischen Kontakt genutzt werden kann.
Diese Aufgabe wird anspruchsgemäß gelöst.
Gemäß dem wesentlichen Aspekt zeichnet sich das erfindungsge­ mäße Herstellungsverfahren dadurch aus, dass die Chipseiten­ kante zur Kontaktierung wenigstens einer Elektrode des Halb­ leiterbauelements verwendet wird.
Bevorzugt wird bei einem Feldeffektleistungstransistorchip die Chipseitenkante zur Herstellung des Drainkontakts verwen­ det. Damit lässt sich die externe Drainkontaktierung auf der Chipvorderseite realisieren.
Durch die Verwendung der Chipseitenkante als Drainkontakt wird eine Metallisierung dieser Chipkante notwendig. Diese Metallisierung dient der Verringerung des Übergangswiderstan­ des und ermöglicht die externe Kontaktierung durch Bonddrähte oder Flipchipmontage. Diese seitliche Metallisierung der Chipkante wird, wie folgt, in einem Front-End-Prozess ausge­ führt:
Der Rand der Chipvorderseiten wird fototechnisch struktu­ riert, um Gräben bis zu einigen 100 µm Tiefe in den Wafer zu ätzen. Die Gräben können aber auch gesägt und dann zerstörend geätzt werden. Diese Gräben werden dann mit Metall gefüllt und bilden die seitliche Metallisierung. Auf der Chipvorder­ seite werden anschließend noch die Anschlussflächen für die externe Kontaktierung realisiert.
Zur Abfuhr der beim Betrieb des Leistungshalbleiterbauele­ ments entstehenden Wärme kann somit die Chiprückseite zum Aufbringen einer elektrischen Isolierschicht und einer dar­ über liegenden Rückseitenmetallisierung verwendet werden.
Beim Zuschneiden des Wafers in einzelne Chips kann die Säge­ spur entweder in die metallisierten Abschnitte an der Chip­ seitenkante oder auch außerhalb dieser metallisierten Ab­ schnitte an der Chipseitenkante gelegt werden.
Die nachfolgende Beschreibung beschreibt unter Bezug auf die beiliegende Zeichnung ein erfindungsgemäßes Herstellungsver­ fahren anhand von Beispielen eines mit dem Herstellungsver­ fahren herstellbaren Leistungsfeldeffekttransistors.
Die Figuren der Zeichnung zeigen im einzelnen:
Fig. 1 einen schematischen Querschnitt durch einen er­ findungsgemäßen Feldeffekttransistorchip, bei dem die Sägespur in der seitlichen Metallisierung liegt, und
Fig. 2 einen schematischen Querschnitt durch einen er­ findungsgemäßen Feldeffekttransistorchip, bei dem die Sägespur außerhalb der nach oben geführten Kantenkontaktierung liegt.
Bei dem in Fig. 1 in Form eines schematischen Querschnitts dargestellten Feldeffekttransistorchip 1 befinden sich an zwei gegenüberliegenden Chipseitenkanten 5 Kontaktierungsab­ schnitte 8 aus Metall, die als Drainkontakte dienen und mit Anschlussflächen 6 auf der Chipvorderseite 4 in elektrischer Verbindung stehen. Fig. 1 zeigt ferner auf der Chipvordersei­ te 4 eine Anschlussfläche 7, die den Gate- oder Sourcean­ schluss bildet. Die auf der Chipvorderseite 4 gebildeten An­ schlussflächen 6, 7 liegen auf einer EPI-Schicht 11, die ih­ rerseits auf einem Substrat 10 liegt. Die Chiprückseite 3 ist mit einer elektrischen Isolierschicht 9 elektrisch isoliert, so dass die Chiprückseite zum reinen, thermischen Kontakt ge­ nutzt werden kann.
Um die Chipkante 5 für die Drainkontakte zu nutzen, ist eine Metallisierung dieser Chipseitenkante notwendig. Diese Metal­ lisierung dient der Verringerung des Übergangswiderstandes und ermöglicht die externe Kontaktierung durch Bonddrähte oder Flipchipmontage.
Bevorzugt ist die seitliche Metallisierung in einem Front- End-Prozess integriert:
Der Rand der Chipvorderseite 4 wird auf dem Wafer fototech­ nisch strukturiert, um Gräben bis zu einer Tiefe T von 100 bis annähernd 600 µm zu ätzen. Die Gräben können aber auch gesägt und dann damage-geätzt werden. Anschließend werden diese Gräben mit Metall gefüllt und bilden die seitlichen, me­ tallisierten Abschnitte 8. Auf der Chipvorderseite 4 werden dann noch die Anschlussflächen 6, 7 für die externe Kontak­ tierung gebildet. Es ist zu erwähnen, dass bei dem in Fig. 1 gezeigten Ausführungsbeispiel die Sägespur, mit der der Wafer in die einzelnen Chips geteilt wird, in den seitlichen, metal­ lisierten Abschnitten 8 liegt.
Bei dem in Fig. 2 ebenfalls in einem schematischen Quer­ schnitt gezeigten, zweiten Ausführungsbeispiel liegt die Säge­ spur dagegen außerhalb der nach oben geführten, seitlichen, me­ tallischen Abschnitte 8 zur Drainkontaktierung.
Dem Fachmann sollte unmittelbar deutlich machen, dass die in den Fig. 1 und 2 gezeigten Ausführungsbeispiele lediglich schematisch zu verstehen sind und dass die benötigte Kontakt­ fläche, das heißt die Fläche der seitlichen, metallisierten Abschnitte 8 um so größer sein muss, je größer der Chip, das heißt, je größer die Nennleistung eines solchen Leistungshalb­ leiterbauelements ist.
Die nachstehende Tabelle zeigt anhand mehrerer, nach dem her­ kömmlichen Herstellungsverfahren realisierter Halbleiterbau­ elemente und nach dem erfindungsgemäßen Herstellungsverfahren realisierter Halbleiterbauelemente den Anteil des Substrates am gesamten Produktwiderstand der beiden Technologien bezüg­ lich Standard-Rückseitenkontakt und dem erfindungsgemäß vor­ geschlagenen Chipkantenkontakt für unterschiedliche Chipflä­ chen auf.
Das erfindungsgemäße Herstellungsverfahren ermöglicht somit eine Kontaktierung zur Herstellung des Elektrodenkontakts an der Chipkante durch eine Metallisierung derselben, die entwe­ der die Gesamtfläche der Chipkanten oder nur einen Teil der­ selben, das heißt diese abschnittsweise bedecken kann.
Bezugszeichenliste
1
Leistungshalbleiterbauelement
3
Chiprückseite
4
Chipvorderseite
5
Chipseitenkante
6
Anschlussfläche für die Drainelektrode
7
Anschlussfläche für die Gate- oder Sourceelektrode
8
seitliche, metallisierte Abschnitte
9
Rückseitenisolierung
10
Substrat
11
EPI-Schicht
12
Rückseitenmetallisierung

Claims (12)

1. Verfahren zur Herstellung eines chipförmigen Halbleiter­ bauelements, insbesondere Feldeffekttransistorchips, bei dem metallische Elektrodenkontakte an der Chipoberfläche zur Kon­ taktierung freiliegen, dadurch gekennzeichnet, dass die Chipseitenkante (5) zur Kontaktierung wenigstens ei­ ner Elektrode des Bauelements (1) verwendet wird.
2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Chipseitenkante (5) als Drainkontakt verwendet wird.
3. Herstellungsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zur Herstellung des Drainkontakts wenigstens eine Chip­ seitenkante (5) zumindest abschnittsweise metallisiert wird.
4. Herstellungsverfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Metallisierung der Chipseitenkante (5) in einem Front-End-Prozess ausgeführt wird.
5. Herstellungsverfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass bei Herstellung der metallisierten Abschnitte (8) an der Chipseitenkante (5) der Rand der Chipvorderseite (4) foto­ technisch strukturiert oder eingesägt wird, um Gräben bis zu einigen 100 µm Tiefe in den Wafer zu ätzen und dass diese Gräben anschließend mit Metall gefüllt werden.
6. Herstellungsverfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die metallisierten Elektrodenkontakte (8) an der Chip­ seitenkante (5) mit entsprechenden Anschlussflächen (6) auf der Chipvorderseite (4) in Verbindung gebracht werden.
7. Herstellungsverfahren nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass eine elektrische Isolierschicht (9) auf die Chiprücksei­ te (3) aufgebracht wird.
8. Herstellungsverfahren nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die Sägespur beim Zuschneiden des Wafers in einzelne Halbleiterbauelemente bzw. Chips in die metallisierten Ab­ schnitte (8) der Chipseitenkante gelegt wird.
9. Herstellungsverfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Sägespur beim Zerschneiden des Wafers in einzelne Halbleiterbauelemente bzw. Chips außerhalb der metallisierten Abschnitte (8) der Chipseitenkante gelegt wird.
10. Halbleiterbauelement, insbesondere Feldeffekttransistor­ chip, gekennzeichnet durch wenigstens einen an oder auf der Chipseitenkante (5) liegen­ den, metallischen Elektrodenkontakt (8), der mit wenigstens einer zugehörigen, metallischen Anschlussfläche (6) auf der Chipvorderseite (4) in Verbindung steht.
11. Leistungshalbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass der Elektrodenkontakt (8) an der Chipseitenkante (5) ein Drainkontakt ist.
12. Leistungshalbleiterbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Chiprückseite eine elektrische Isolierschicht (9) aufweist.
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