JP2988131B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2988131B2 JP2988131B2 JP4201687A JP20168792A JP2988131B2 JP 2988131 B2 JP2988131 B2 JP 2988131B2 JP 4201687 A JP4201687 A JP 4201687A JP 20168792 A JP20168792 A JP 20168792A JP 2988131 B2 JP2988131 B2 JP 2988131B2
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- JP
- Japan
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- ring oscillator
- input
- bimos
- input terminal
- output
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来のＢｉＭＯＳ構造の半導体集積回路
においては、当該半導体集積回路の動作スピードを判定
する手段としては、ＢｉＭＯＳのインバータにより構成
されるリングオシレータ、またはＣＭＯＳのインバータ
により構成されるリングオシレータの何れか一方のリン
グオシレータを備えて構成されており、当該半導体集積
回路の動作速度を判定する場合には、外部より所定のレ
ベル信号を入力し、前記ＢｉＭＯＳのインバータにより
構成されるリングオシレータ、またはＣＭＯＳのインバ
ータにより構成されるリングオシレータを発振させて、
その発振周波数を測定することにより判定が行われる。
においては、当該半導体集積回路の動作スピードを判定
する手段としては、ＢｉＭＯＳのインバータにより構成
されるリングオシレータ、またはＣＭＯＳのインバータ
により構成されるリングオシレータの何れか一方のリン
グオシレータを備えて構成されており、当該半導体集積
回路の動作速度を判定する場合には、外部より所定のレ
ベル信号を入力し、前記ＢｉＭＯＳのインバータにより
構成されるリングオシレータ、またはＣＭＯＳのインバ
ータにより構成されるリングオシレータを発振させて、
その発振周波数を測定することにより判定が行われる。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、当該半導体集積回路に含まれるリ
ングオシレータは、ＢｉＭＯＳのインバータのみにより
構成されるか、またはＣＭＯＳのインバータのみにより
構成されており、このために、ＢｉＭＯＳ部の性能、ま
たはＣＭＯＳ部の性能の内の一方の性能を測定すること
しかできないために、ＣＭＯＳ部およびバイポーラ部の
動作速度に関する性能を、それぞれ分けて知ることがで
きないという欠点がある。
集積回路においては、当該半導体集積回路に含まれるリ
ングオシレータは、ＢｉＭＯＳのインバータのみにより
構成されるか、またはＣＭＯＳのインバータのみにより
構成されており、このために、ＢｉＭＯＳ部の性能、ま
たはＣＭＯＳ部の性能の内の一方の性能を測定すること
しかできないために、ＣＭＯＳ部およびバイポーラ部の
動作速度に関する性能を、それぞれ分けて知ることがで
きないという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ＢｉＭＯＳ構造の半導体集積回路において、Ｂ
ｉＭＯＳインバータにより形成され、所定の第１の入力
端子を介して入力されるレベル信号により、動作状態ま
たは動作停止状態に設定されるＢｉＭＯＳリングオシレ
ータと、ＣＭＯＳインバータにより形成され、前記第１
の入力端子を介して入力されるレベル信号により、動作
状態または動作停止状態に設定されるＣＭＯＳリングオ
シレータと、前記ＢｉＭＯＳリングオシレータならびに
ＣＭＯＳリングオシレータの発振出力信号を入力して、
所定の第２の入力端子を介して入力されるレベル信号に
より、前記発振出力信号の内の何れか一方の発振出力信
号を選択して出力するセレクタと、を少なくとも備えて
構成される。
回路は、ＢｉＭＯＳ構造の半導体集積回路において、Ｂ
ｉＭＯＳインバータにより形成され、所定の第１の入力
端子を介して入力されるレベル信号により、動作状態ま
たは動作停止状態に設定されるＢｉＭＯＳリングオシレ
ータと、ＣＭＯＳインバータにより形成され、前記第１
の入力端子を介して入力されるレベル信号により、動作
状態または動作停止状態に設定されるＣＭＯＳリングオ
シレータと、前記ＢｉＭＯＳリングオシレータならびに
ＣＭＯＳリングオシレータの発振出力信号を入力して、
所定の第２の入力端子を介して入力されるレベル信号に
より、前記発振出力信号の内の何れか一方の発振出力信
号を選択して出力するセレクタと、を少なくとも備えて
構成される。
【０００５】また、第２の発明の半導体集積回路は、Ｂ
ｉＭＯＳ構造の半導体集積回路において、ＢｉＭＯＳイ
ンバータにより形成され、所定の第１の入力端子を介し
て入力されるレベル信号により、動作状態または動作停
止状態に設定されるＢｉＭＯＳリングオシレータと、Ｃ
ＭＯＳインバータにより形成され、前記第１の入力端子
を介して入力されるレベル信号により、動作状態または
動作停止状態に設定されるＣＭＯＳリングオシレータ
と、前記ＢｉＭＯＳリングオシレータならびにＣＭＯＳ
リングオシレータの発振出力信号を入力して、所定の第
２の入力端子を介して入力されるレベル信号により、前
記発振出力信号の内の何れか一方の発振出力信号を選択
して出力する第１のセレクタと、前記第１のセレクタよ
り出力される発振出号信号ならびに、所定の内部論理信
号を入力して、前記第１の入力端子を介して入力される
レベル信号により、前記発振出号信号ならびに内部論理
信号の内の何れか一方の信号を選択して出力する第２の
セレクタと、を少なくとも備えて構成される。
ｉＭＯＳ構造の半導体集積回路において、ＢｉＭＯＳイ
ンバータにより形成され、所定の第１の入力端子を介し
て入力されるレベル信号により、動作状態または動作停
止状態に設定されるＢｉＭＯＳリングオシレータと、Ｃ
ＭＯＳインバータにより形成され、前記第１の入力端子
を介して入力されるレベル信号により、動作状態または
動作停止状態に設定されるＣＭＯＳリングオシレータ
と、前記ＢｉＭＯＳリングオシレータならびにＣＭＯＳ
リングオシレータの発振出力信号を入力して、所定の第
２の入力端子を介して入力されるレベル信号により、前
記発振出力信号の内の何れか一方の発振出力信号を選択
して出力する第１のセレクタと、前記第１のセレクタよ
り出力される発振出号信号ならびに、所定の内部論理信
号を入力して、前記第１の入力端子を介して入力される
レベル信号により、前記発振出号信号ならびに内部論理
信号の内の何れか一方の信号を選択して出力する第２の
セレクタと、を少なくとも備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、動作速度
判定用として専用に用いられる入力端子５１および５２
と、出力端子５３とに対応して、直列に接続されるｎ
（正整数）個のＢｉＭＯＳインバータ１と、ＮＡＮＤ回
路６とにより形成されるＢｉＭＯＳリングオシレータ７
と、直列に接続されるｎ個のＣＭＯＳインバータ８と、
ＮＡＮＤ回路１１とにより形成されるＣＭＯＳリングオ
シレータ１２と、入力バッファ１３および１４と、セレ
クタ１５と、出力バッファ１６とを備えて構成される。
なお、ＢｉＭＯＳインバータ１は、それぞれＰＭＯＳト
ランジスタ２、ＮＭＯＳトランジスタ３、ＮＰＮトラン
ジスタ４および５により形成されており、またＣＭＯＳ
インバータ１２は、それぞれＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０により形成されている。
である。図１に示されるように、本実施例は、動作速度
判定用として専用に用いられる入力端子５１および５２
と、出力端子５３とに対応して、直列に接続されるｎ
（正整数）個のＢｉＭＯＳインバータ１と、ＮＡＮＤ回
路６とにより形成されるＢｉＭＯＳリングオシレータ７
と、直列に接続されるｎ個のＣＭＯＳインバータ８と、
ＮＡＮＤ回路１１とにより形成されるＣＭＯＳリングオ
シレータ１２と、入力バッファ１３および１４と、セレ
クタ１５と、出力バッファ１６とを備えて構成される。
なお、ＢｉＭＯＳインバータ１は、それぞれＰＭＯＳト
ランジスタ２、ＮＭＯＳトランジスタ３、ＮＰＮトラン
ジスタ４および５により形成されており、またＣＭＯＳ
インバータ１２は、それぞれＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０により形成されている。
【０００８】図１において、半導体集積回路の動作速度
判定用として専用される入力端子５１より“Ｈ”レベル
が入力されると、これらのＢｉＭＯＳリングオシレータ
７およびＣＭＯＳリングオシレータ１２は共に動作状態
となり、また、専用の入力端子５１より“Ｌ”レベルが
入力されると、これらのＢｉＭＯＳリングオシレータ７
およびＣＭＯＳリングオシレータ１２は共に動作停止の
状態となる。ＢｉＭＯＳリングオシレータ７の出力は、
セレクタ１５の入力端Ａに入力されるとともに、ＮＡＮ
Ｄ回路６の一方の入力端に入力される。同様に、ＣＭＯ
Ｓリングオシレータ１２の出力は、セレクタ１５のもう
一方の入力端Ｂに入力されるとともに、ＮＡＮＤ回路１
１の一方の入力端に入力される。他方、動作速度判定用
として専用されるもう一つの専用の入力端子５２より
“Ｈ”レベルが入力されると、入力バッファ１４を介し
てセレクタ１５のセレクト端子Ｓに入力され、セレクタ
１５においては、ＢｉＭＯＳリングオシレータ７の出力
が選択されて出力され、出力バッファ１６を介して出力
端子５３より外部に出力される。また、専用の入力端子
５２より“Ｌ”レベルが入力されると、入力バッファ１
４を介してセレクタ１５のセレクト端子Ｓに入力され、
セレクタ１５においては、ＣＭＯＳリングオシレータ１
２の出力が選択されて出力され、出力バッファ１６を介
して、動作速度判定用として専用される出力端子５３よ
り外部に出力される。従って、専用の入力端子５１より
“Ｈ”レベルを入力することにより、出力端子５３より
出力されるＢｉＭＯＳリングオシレータ７またはＣＭＯ
Ｓリングオシレータ１２の発振出力信号の周波数を測定
することにより、当該半導体集積回路の動作速度を判定
することができる。
判定用として専用される入力端子５１より“Ｈ”レベル
が入力されると、これらのＢｉＭＯＳリングオシレータ
７およびＣＭＯＳリングオシレータ１２は共に動作状態
となり、また、専用の入力端子５１より“Ｌ”レベルが
入力されると、これらのＢｉＭＯＳリングオシレータ７
およびＣＭＯＳリングオシレータ１２は共に動作停止の
状態となる。ＢｉＭＯＳリングオシレータ７の出力は、
セレクタ１５の入力端Ａに入力されるとともに、ＮＡＮ
Ｄ回路６の一方の入力端に入力される。同様に、ＣＭＯ
Ｓリングオシレータ１２の出力は、セレクタ１５のもう
一方の入力端Ｂに入力されるとともに、ＮＡＮＤ回路１
１の一方の入力端に入力される。他方、動作速度判定用
として専用されるもう一つの専用の入力端子５２より
“Ｈ”レベルが入力されると、入力バッファ１４を介し
てセレクタ１５のセレクト端子Ｓに入力され、セレクタ
１５においては、ＢｉＭＯＳリングオシレータ７の出力
が選択されて出力され、出力バッファ１６を介して出力
端子５３より外部に出力される。また、専用の入力端子
５２より“Ｌ”レベルが入力されると、入力バッファ１
４を介してセレクタ１５のセレクト端子Ｓに入力され、
セレクタ１５においては、ＣＭＯＳリングオシレータ１
２の出力が選択されて出力され、出力バッファ１６を介
して、動作速度判定用として専用される出力端子５３よ
り外部に出力される。従って、専用の入力端子５１より
“Ｈ”レベルを入力することにより、出力端子５３より
出力されるＢｉＭＯＳリングオシレータ７またはＣＭＯ
Ｓリングオシレータ１２の発振出力信号の周波数を測定
することにより、当該半導体集積回路の動作速度を判定
することができる。
【０００９】次に、図２に示されるのは、本発明の第２
の実施例を示す回路図である。図２に示されるように、
本実施例は、直列に接続されるｎ個のＢｉＭＯＳインバ
ータ１と、ＮＡＮＤ回路６とにより形成されるＢｉＭＯ
Ｓリングオシレータ７と、直列に接続されるｎ個のＣＭ
ＯＳインバータ８と、ＮＡＮＤ回路１１とにより形成さ
れるＣＭＯＳリングオシレータ１２と、入力バッファ１
３および１４と、セレクタ１５および１７と、出力バッ
ファ１６とを備えて構成される。本実施例の第１の実施
例との相違点は、本実施例においては、新たにセレクタ
１７が付加されていることである。なお、第１の実施例
の場合と同様に、ＢｉＭＯＳインバータ１は、それぞれ
ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、Ｎ
ＰＮトランジスタ４および５により形成されており、ま
たＣＭＯＳインバータ１２は、それぞれＰＭＯＳトラン
ジスタ９およびＮＭＯＳトランジスタ１０により形成さ
れている。
の実施例を示す回路図である。図２に示されるように、
本実施例は、直列に接続されるｎ個のＢｉＭＯＳインバ
ータ１と、ＮＡＮＤ回路６とにより形成されるＢｉＭＯ
Ｓリングオシレータ７と、直列に接続されるｎ個のＣＭ
ＯＳインバータ８と、ＮＡＮＤ回路１１とにより形成さ
れるＣＭＯＳリングオシレータ１２と、入力バッファ１
３および１４と、セレクタ１５および１７と、出力バッ
ファ１６とを備えて構成される。本実施例の第１の実施
例との相違点は、本実施例においては、新たにセレクタ
１７が付加されていることである。なお、第１の実施例
の場合と同様に、ＢｉＭＯＳインバータ１は、それぞれ
ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、Ｎ
ＰＮトランジスタ４および５により形成されており、ま
たＣＭＯＳインバータ１２は、それぞれＰＭＯＳトラン
ジスタ９およびＮＭＯＳトランジスタ１０により形成さ
れている。
【００１０】図２において、入力端子５２より入力され
るレベル信号を介して、セレクタ１５より、ＢｉＭＯＳ
リングオシレータ７およびＣＭＯＳリングオシレータ１
２の出力が選択されて出力されるまでの動作について
は、前述の第１の実施例の場合と全く同様である。セレ
クタ１５において選択されたリングオシレータの出力
は、選択対象の信号としてセレクタ１７の入力端Ｃに入
力されるが、当該セレクタ１７に対しては、もう一つの
選択対象の信号として、当該半導体集積回路内の内部論
理から送られてくる信号１０１が入力端Ｄに接続されて
いる。セレクタ１７におけるセレクト端子Ｓには、入力
端子５１より入力され、入力バッファ１３より出力され
る信号１０３が入力されており、入力端子５１に“Ｈ”
レベルが入力されて、ＢｉＭＯＳリングオシレータ７お
よびＣＭＯＳリングオシレータ１２が動作状態となった
状態においては、当該セレクタ１７においては、セレク
タ１５より入力されるリングオシレータの出力が選択さ
れて出力され、また、入力端子５１に“Ｌ”レベルが入
力されて、ＢｉＭＯＳリングオシレータ７およびＣＭＯ
Ｓリングオシレータ１２が、共に動作停止状態となった
時点においては、当該セレクタ１７においては、内部論
理から送られてくる信号１０１が選択されて出力され
る。そして、これらのセレクタ１７において選択された
信号は、出力バッフア１６および出力端子５３を介して
外部に出力される。
るレベル信号を介して、セレクタ１５より、ＢｉＭＯＳ
リングオシレータ７およびＣＭＯＳリングオシレータ１
２の出力が選択されて出力されるまでの動作について
は、前述の第１の実施例の場合と全く同様である。セレ
クタ１５において選択されたリングオシレータの出力
は、選択対象の信号としてセレクタ１７の入力端Ｃに入
力されるが、当該セレクタ１７に対しては、もう一つの
選択対象の信号として、当該半導体集積回路内の内部論
理から送られてくる信号１０１が入力端Ｄに接続されて
いる。セレクタ１７におけるセレクト端子Ｓには、入力
端子５１より入力され、入力バッファ１３より出力され
る信号１０３が入力されており、入力端子５１に“Ｈ”
レベルが入力されて、ＢｉＭＯＳリングオシレータ７お
よびＣＭＯＳリングオシレータ１２が動作状態となった
状態においては、当該セレクタ１７においては、セレク
タ１５より入力されるリングオシレータの出力が選択さ
れて出力され、また、入力端子５１に“Ｌ”レベルが入
力されて、ＢｉＭＯＳリングオシレータ７およびＣＭＯ
Ｓリングオシレータ１２が、共に動作停止状態となった
時点においては、当該セレクタ１７においては、内部論
理から送られてくる信号１０１が選択されて出力され
る。そして、これらのセレクタ１７において選択された
信号は、出力バッフア１６および出力端子５３を介して
外部に出力される。
【００１１】なお、この場合に、セレクタ１５のセレク
ト端子Ｓは、入力端子５１に入力されるレベル信号が
“Ｌ”レベルの時には、リングオシレータ出力の選択用
としては全く無効となり、且つ、セレクタ１７において
は、内部論理よりの信号１０１が選択されて出力される
ように回路接続が形成されるため、入力端子５２より、
半導体集積回路の外部から入力される論理信号は、入力
バッファ１４を介して、信号１０２として内部論理に入
力される。また、入力端子５１における“Ｌ”レベルの
信号入力に対応して、上述のように、内部論理よりの信
号１０１はセレクタ１７を経由して、出力バッファ１６
を介して半導体集積回路の外部に出力される。即ち、入
力端子５１の入力レベルが“Ｌ”レベルの時点において
は、入力端子５２および出力端子５３は、半導体集積回
路の動作速度判定用としての専用入出力端子としてでは
なく。一般の論理信号に対応する入出力端子といて共用
することが可能となる。
ト端子Ｓは、入力端子５１に入力されるレベル信号が
“Ｌ”レベルの時には、リングオシレータ出力の選択用
としては全く無効となり、且つ、セレクタ１７において
は、内部論理よりの信号１０１が選択されて出力される
ように回路接続が形成されるため、入力端子５２より、
半導体集積回路の外部から入力される論理信号は、入力
バッファ１４を介して、信号１０２として内部論理に入
力される。また、入力端子５１における“Ｌ”レベルの
信号入力に対応して、上述のように、内部論理よりの信
号１０１はセレクタ１７を経由して、出力バッファ１６
を介して半導体集積回路の外部に出力される。即ち、入
力端子５１の入力レベルが“Ｌ”レベルの時点において
は、入力端子５２および出力端子５３は、半導体集積回
路の動作速度判定用としての専用入出力端子としてでは
なく。一般の論理信号に対応する入出力端子といて共用
することが可能となる。
【００１２】以上、説明したように、第１の実施例にお
いては、動作速度判定用の専用の入出力端子が合計３本
必要となるのに対して、第２の実施例においては、専用
の入力端子は入力端子５１のみとなるという利点があ
る。
いては、動作速度判定用の専用の入出力端子が合計３本
必要となるのに対して、第２の実施例においては、専用
の入力端子は入力端子５１のみとなるという利点があ
る。
【００１３】
【発明の効果】以上説明したように、本発明は、動作速
度判定用として、ＢｉＭＯＳリングオシレータおよびＣ
ＭＯＳリングオシレータを備え、外部よりのレベル信号
を介して、前記リングオシレータの発振出力信号を切替
えて、その周波数を測定することにより、ＢｉＭＯＳ部
ならびにＣＭＯＳ部の動作速度に関する性能を、それぞ
れ分けて測定することができるという効果がある。
度判定用として、ＢｉＭＯＳリングオシレータおよびＣ
ＭＯＳリングオシレータを備え、外部よりのレベル信号
を介して、前記リングオシレータの発振出力信号を切替
えて、その周波数を測定することにより、ＢｉＭＯＳ部
ならびにＣＭＯＳ部の動作速度に関する性能を、それぞ
れ分けて測定することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
１ ＢｉＭＯＳインバータ ２、９ ＰＭＯＳトランジスタ ３、１０ ＮＭＯＳトランジスタ ４、５ ＮＰＮトランジスタ ６、１１ ＮＡＮＤ回路 ７ ＢｉＭＯＳリングオシレータ １２ ＣＭＯＳリングオシレータ １３、１４ 入力バッファ １５、１７ セレクタ １６ 出力バッファ
Claims (2)
- 【請求項１】 ＢｉＭＯＳ構造の半導体集積回路におい
て、 ＢｉＭＯＳインバータにより形成され、所定の第１の入
力端子を介して入力されるレベル信号により、動作状態
または動作停止状態に設定されるＢｉＭＯＳリングオシ
レータと、 ＣＭＯＳインバータにより形成され、前記第１の入力端
子を介して入力されるレベル信号により、動作状態また
は動作停止状態に設定されるＣＭＯＳリングオシレータ
と、 前記ＢｉＭＯＳリングオシレータならびにＣＭＯＳリン
グオシレータの発振出力信号を入力して、所定の第２の
入力端子を介して入力されるレベル信号により、前記発
振出力信号の内の何れか一方の発振出力信号を選択して
出力するセレクタと、 を少なくとも備えることを特徴とする半導体集積回路。 - 【請求項２】 ＢｉＭＯＳ構造の半導体集積回路におい
て、 ＢｉＭＯＳインバータにより形成され、所定の第１の入
力端子を介して入力されるレベル信号により、動作状態
または動作停止状態に設定されるＢｉＭＯＳリングオシ
レータと、 ＣＭＯＳインバータにより形成され、前記第１の入力端
子を介して入力されるレベル信号により、動作状態また
は動作停止状態に設定されるＣＭＯＳリングオシレータ
と、 前記ＢｉＭＯＳリングオシレータならびにＣＭＯＳリン
グオシレータの発振出力信号を入力して、所定の第２の
入力端子を介して入力されるレベル信号により、前記発
振出力信号の内の何れか一方の発振出力信号を選択して
出力する第１のセレクタと、 前記第１のセレクタより出力される発振出号信号ならび
に、所定の内部論理信号を入力して、前記第１の入力端
子を介して入力されるレベル信号により、前記発振出号
信号ならびに内部論理信号の内の何れか一方の信号を選
択して出力する第２のセレクタと、 を少なくとも備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201687A JP2988131B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201687A JP2988131B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653425A JPH0653425A (ja) | 1994-02-25 |
| JP2988131B2 true JP2988131B2 (ja) | 1999-12-06 |
Family
ID=16445243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201687A Expired - Lifetime JP2988131B2 (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988131B2 (ja) |
-
1992
- 1992-07-29 JP JP4201687A patent/JP2988131B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653425A (ja) | 1994-02-25 |
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