JP2981878B2 - 半導体メモリ装置の強誘電体形成方法 - Google Patents
半導体メモリ装置の強誘電体形成方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に参照セルの疲労現象を除去することにより、
非揮発性強誘電体メモリセル(ＦｅＲＡＭ)の寿命を増加
させるのに適した半導体メモリ装置及びそのメモリの強
誘電体形成方法に関する。
係り、特に参照セルの疲労現象を除去することにより、
非揮発性強誘電体メモリセル(ＦｅＲＡＭ)の寿命を増加
させるのに適した半導体メモリ装置及びそのメモリの強
誘電体形成方法に関する。
【０００２】
【従来の技術】一般に半導体装置のキャパシタは素子の
集積度が増加するに従ってその面積が小さくなり、それ
にともなうキャパシタ容量の減少を補償するために誘電
体膜の厚さを減らしてきた。しかし、誘電体膜の厚さが
減少するに従って、トンネルリングによる漏洩電流が増
加し、この漏洩電流と誘電体膜の薄さのため信頼性が低
下するという問題点が発生した。かかる問題点を解決す
るためにキャパシタ電極の表面形状を複雑に折り曲げて
キャパシタの有効面積を増加させる方法を選択して用い
たが、この方法もやはり表面に激しい段差をもたらして
フォトリソグラフィ工程を難しくし、工程単価を高くす
るので、高集積素子では用いにくかった。故に、狭い表
面積のキャパシタ電極でかつその表面形状を簡単にして
も容量を画期的に向上させようとして多くの研究がなさ
れてきた。その中で、高誘電率の物質をキャパシタの誘
電体膜として用いる方法が提示された。このような高誘
電体膜を用いたキャパシタは多くの成果があったが、従
来のものは実質的な誘電率をそれほど高くすることがで
きず、より高集積化されつつある趨勢を考慮すると、そ
の使用範囲には限界がある。
集積度が増加するに従ってその面積が小さくなり、それ
にともなうキャパシタ容量の減少を補償するために誘電
体膜の厚さを減らしてきた。しかし、誘電体膜の厚さが
減少するに従って、トンネルリングによる漏洩電流が増
加し、この漏洩電流と誘電体膜の薄さのため信頼性が低
下するという問題点が発生した。かかる問題点を解決す
るためにキャパシタ電極の表面形状を複雑に折り曲げて
キャパシタの有効面積を増加させる方法を選択して用い
たが、この方法もやはり表面に激しい段差をもたらして
フォトリソグラフィ工程を難しくし、工程単価を高くす
るので、高集積素子では用いにくかった。故に、狭い表
面積のキャパシタ電極でかつその表面形状を簡単にして
も容量を画期的に向上させようとして多くの研究がなさ
れてきた。その中で、高誘電率の物質をキャパシタの誘
電体膜として用いる方法が提示された。このような高誘
電体膜を用いたキャパシタは多くの成果があったが、従
来のものは実質的な誘電率をそれほど高くすることがで
きず、より高集積化されつつある趨勢を考慮すると、そ
の使用範囲には限界がある。
【０００３】最近、ペロブスカイト形という結晶構造を
持つ強誘電体に対する関心が高まり、半導体装置に用い
られる誘電体として集中的な研修対象となっている。強
誘電体とはキュリー温度以下では自発分極を示す材料で
あって、電界を加えなくても自発的に分極している材料
である。半導体メモリに用いられる強誘電体としては、
ＰＺＴ(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)，ＰＬＺＴ((Ｐｂ，Ｌａ)
(Ｚｒ，Ｔｉ)Ｏ3)，ＢＳＴ((Ｂａ，Ｓｒ)ＴｉＯ3)，Ｂ
ａＴｉＯ，ＳｒＴｉＯ3などが知られている。
持つ強誘電体に対する関心が高まり、半導体装置に用い
られる誘電体として集中的な研修対象となっている。強
誘電体とはキュリー温度以下では自発分極を示す材料で
あって、電界を加えなくても自発的に分極している材料
である。半導体メモリに用いられる強誘電体としては、
ＰＺＴ(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)，ＰＬＺＴ((Ｐｂ，Ｌａ)
(Ｚｒ，Ｔｉ)Ｏ3)，ＢＳＴ((Ｂａ，Ｓｒ)ＴｉＯ3)，Ｂ
ａＴｉＯ，ＳｒＴｉＯ3などが知られている。
【０００４】しかし、これらの強誘電体は反応しやす
く、しかもその薄膜を形成する際には強酸化性雰囲気で
行われるので、強誘電体の下側に配置される下部電極が
酸化するなど多くの問題点が発生した。かかる問題点を
解決するために電極の材料及び構造に対する研究が続け
られている。強誘電体は酸化物なので、容易に酸化しな
い導電材料を電極として用いるべきである。そのような
電極として主に用いられる物質が白金である。したがっ
て、既存の電極材料であるＡｌの代わりに酸化しにくい
Ｐｔを利用したキャパシタが提案された。また、ＦｅＲ
ＡＭはＤＲＡＭと同じ構造を有しているが、揮発性メモ
リ装置のＤＲＡＭが常誘電体をキャパシタの材料として
用いるのとは異なって、非揮発性メモリ装置のＦｅＲＡ
Ｍは強誘電体をキャパシタの材料として用いる。その強
誘電体非揮発性メモリは低圧及び高速動作が可能だけで
なく、高誘電体を用いることにより、リフレッシュ動作
を行わなくても情報の損失が生じないメモリ装置であ
る。そして、記憶素子の１ビットを構成する素子を１ト
ランジスタと１キャパシタとで構成させることができ
る。
く、しかもその薄膜を形成する際には強酸化性雰囲気で
行われるので、強誘電体の下側に配置される下部電極が
酸化するなど多くの問題点が発生した。かかる問題点を
解決するために電極の材料及び構造に対する研究が続け
られている。強誘電体は酸化物なので、容易に酸化しな
い導電材料を電極として用いるべきである。そのような
電極として主に用いられる物質が白金である。したがっ
て、既存の電極材料であるＡｌの代わりに酸化しにくい
Ｐｔを利用したキャパシタが提案された。また、ＦｅＲ
ＡＭはＤＲＡＭと同じ構造を有しているが、揮発性メモ
リ装置のＤＲＡＭが常誘電体をキャパシタの材料として
用いるのとは異なって、非揮発性メモリ装置のＦｅＲＡ
Ｍは強誘電体をキャパシタの材料として用いる。その強
誘電体非揮発性メモリは低圧及び高速動作が可能だけで
なく、高誘電体を用いることにより、リフレッシュ動作
を行わなくても情報の損失が生じないメモリ装置であ
る。そして、記憶素子の１ビットを構成する素子を１ト
ランジスタと１キャパシタとで構成させることができ
る。
【０００５】以下、添付図面を参照して従来の半導体メ
モリ装置について説明する。図１は一般的なヒステリシ
ス特性曲線図であり、図２は一般的な強誘電体の電荷−
電圧特性曲線図である。まず、図１に示すように、強誘
電体は常誘電体と違って、分極−電界（Ｐ−Ｅ）特性が
直線的でなくヒステリシス曲線を持ち、このヒステリシ
ス特性曲線は自発分極を持って印加電圧の方向を反転す
ることにより、この自発分極方向を反転することができ
る。図において、Ｐは分極電荷密度であり、Ｅは印加電
界であり、Ｐｒは残留電荷である。ＦｅＲＡＭがＤＲＡ
Ｍ構造と相異している点はキャパシタが常誘電体でな
く、電圧が加えられなくても二つの反対状態の電荷を有
する強誘電体からなっていることである。図２に示すよ
うに、その陰電荷状態を“１”、陽電荷状態を“０”と
する。Ｑ１は電荷変化量、Ｑ０は変位電荷量、Ｑｒは残
留電荷量、Ｑｓは飽和電荷量である。
モリ装置について説明する。図１は一般的なヒステリシ
ス特性曲線図であり、図２は一般的な強誘電体の電荷−
電圧特性曲線図である。まず、図１に示すように、強誘
電体は常誘電体と違って、分極−電界（Ｐ−Ｅ）特性が
直線的でなくヒステリシス曲線を持ち、このヒステリシ
ス特性曲線は自発分極を持って印加電圧の方向を反転す
ることにより、この自発分極方向を反転することができ
る。図において、Ｐは分極電荷密度であり、Ｅは印加電
界であり、Ｐｒは残留電荷である。ＦｅＲＡＭがＤＲＡ
Ｍ構造と相異している点はキャパシタが常誘電体でな
く、電圧が加えられなくても二つの反対状態の電荷を有
する強誘電体からなっていることである。図２に示すよ
うに、その陰電荷状態を“１”、陽電荷状態を“０”と
する。Ｑ１は電荷変化量、Ｑ０は変位電荷量、Ｑｒは残
留電荷量、Ｑｓは飽和電荷量である。
【０００６】図３は従来のメモリセルの１トランジスタ
／１キャパシタ構造（１Ｔ／１Ｃ構造）を示す回路図で
あり、図４は図３のタイミング図であり、図５は従来の
電荷−電圧特性曲線図である。図３に示すように、１Ｔ
／１Ｃ構造は、一方向にメモリセルのゲートに連結され
るワードラインＷ／Ｌと、ワードラインＷ／Ｌに垂直方
向にメモリセルのドレインに連結されるビットラインＢ
／Ｌと、メモリセル１のトランジスタのソースに連結さ
れる強誘電体キャパシタＣと、ワードラインＷ／Ｌと同
じ方向に強誘電体キャパシタＣに連結されるデータライ
ンＤ／Ｌと、ビットラインＢ／Ｌに連結されてデータを
センスするセンスアンプＳＡと、センスアンプＳＡのい
ずれか一つの入力端子に連結されて参照電圧を発生させ
る参照セル２とから構成される。
／１キャパシタ構造（１Ｔ／１Ｃ構造）を示す回路図で
あり、図４は図３のタイミング図であり、図５は従来の
電荷−電圧特性曲線図である。図３に示すように、１Ｔ
／１Ｃ構造は、一方向にメモリセルのゲートに連結され
るワードラインＷ／Ｌと、ワードラインＷ／Ｌに垂直方
向にメモリセルのドレインに連結されるビットラインＢ
／Ｌと、メモリセル１のトランジスタのソースに連結さ
れる強誘電体キャパシタＣと、ワードラインＷ／Ｌと同
じ方向に強誘電体キャパシタＣに連結されるデータライ
ンＤ／Ｌと、ビットラインＢ／Ｌに連結されてデータを
センスするセンスアンプＳＡと、センスアンプＳＡのい
ずれか一つの入力端子に連結されて参照電圧を発生させ
る参照セル２とから構成される。
【０００７】以下に、上記従来の半導体メモリ装置の動
作について説明する。図５において１はメモりセル１の
キャパシタの強誘電体の電荷−電圧特性で、２は参照セ
ル２のキャパシタの電荷−電圧特性である。すなわち、
参照セルのキャパシタの容量をメモりセル１のキャパシ
タＣの容量の半分とし、駆動電圧はメモリセルと同一電
圧を用いている。メモリセル１のキャパシタＣに“１”
を記憶するためには、ワードラインＷ／Ｌにハイを印加
してメモりセルのトランジスタをオンとさせておき、ビ
ットラインＢ／Ｌにパルスを印加して、メモリセルと参
照セルの強誘電体キャパシタがともに“１”状態となる
ようにする。そして、“１”を読み出すためには、ワー
ドラインＷ／Ｌにハイを印加してトランジスタをオンと
させておき、データラインＤ／Ｌにパルスを印加する。
したがって、メモリセル１の強誘電体キャパシタＣがそ
の誘電体の分極が反転し、ビットラインＢ／Ｌに放電す
る。その放電した電荷量Ｑ１＝Ｑs＋Ｑrを、センスアン
プＳＡが参照セルのキャパシタの電荷変化量（即ち、参
照電荷量）（Ｑｒｅｆ）と比較して、メモりセルの電荷
変化量Ｑ１が参照セル２の電荷変化量（Ｑｒｅｆ）より
大きければ（Ｑ１＞Ｑｒｅｆ）、ラッチしてビットライ
ンＢ／Ｌにハイ信号が出力される。その後再びデータが
元来の“１”の状態に戻るようにする。このデータを元
へ戻す過程を再書き込みと称する。この時、参照セルの
電荷変化量（Ｑｒｅｆ）とメモリセルの残留電荷量Ｑｒ
はともに等しくする。
作について説明する。図５において１はメモりセル１の
キャパシタの強誘電体の電荷−電圧特性で、２は参照セ
ル２のキャパシタの電荷−電圧特性である。すなわち、
参照セルのキャパシタの容量をメモりセル１のキャパシ
タＣの容量の半分とし、駆動電圧はメモリセルと同一電
圧を用いている。メモリセル１のキャパシタＣに“１”
を記憶するためには、ワードラインＷ／Ｌにハイを印加
してメモりセルのトランジスタをオンとさせておき、ビ
ットラインＢ／Ｌにパルスを印加して、メモリセルと参
照セルの強誘電体キャパシタがともに“１”状態となる
ようにする。そして、“１”を読み出すためには、ワー
ドラインＷ／Ｌにハイを印加してトランジスタをオンと
させておき、データラインＤ／Ｌにパルスを印加する。
したがって、メモリセル１の強誘電体キャパシタＣがそ
の誘電体の分極が反転し、ビットラインＢ／Ｌに放電す
る。その放電した電荷量Ｑ１＝Ｑs＋Ｑrを、センスアン
プＳＡが参照セルのキャパシタの電荷変化量（即ち、参
照電荷量）（Ｑｒｅｆ）と比較して、メモりセルの電荷
変化量Ｑ１が参照セル２の電荷変化量（Ｑｒｅｆ）より
大きければ（Ｑ１＞Ｑｒｅｆ）、ラッチしてビットライ
ンＢ／Ｌにハイ信号が出力される。その後再びデータが
元来の“１”の状態に戻るようにする。このデータを元
へ戻す過程を再書き込みと称する。この時、参照セルの
電荷変化量（Ｑｒｅｆ）とメモリセルの残留電荷量Ｑｒ
はともに等しくする。
【０００８】一方、メモリセルのキャパシタＣに“０”
を記憶するためには、ワードラインＷ／Ｌにハイを印加
してトランジスタをオンとさせておき、データラインＤ
／Ｌにパルスを印加してメモリセル及び参照セルの強誘
電体キャパシタが陽電荷の状態“０”となるようにす
る。そして、“０”を読み出すためには、同様にデータ
ラインＤ／Ｌにパルスを印加する。その場合、強誘電体
キャパシタの分極は反転しない。従って、ビットライン
Ｂ／Ｌに放電する電荷量はＱ０＝Ｑｓ−Ｑｒである。そ
れをセンスアンプＳＡが参照セルの電荷変化量（即ち、
基準電荷量）（Ｑｒｅｆ）と比較して、メモりセル１の
電荷変化量Ｑが参照セル２の電荷変化量（Ｑｒｅｆ）よ
り小さければ（Ｑ０＜Ｑｒｅｆ）、ローにラッチしてビ
ットラインＢ／Ｌにハイ信号を出力せずにデータがその
まま“０”の状態となるようにする。参照セルの電荷変
化量（Ｑｒｅｆ）の大きさがＱ０＜Ｑｒｅｆ＜Ｑ１であ
りさえすれば、“１”の状態と“０”の状態を区別し得
るが、その大きさが二つの値の中央に位置すればセンス
−マージンは一番大きくなる。即ち、Ｑ１−Ｑ０＝２Ｑ
ｒなので、Ｑｒｅｆ＝Ｑｒとなるようにすると一番よ
い。
を記憶するためには、ワードラインＷ／Ｌにハイを印加
してトランジスタをオンとさせておき、データラインＤ
／Ｌにパルスを印加してメモリセル及び参照セルの強誘
電体キャパシタが陽電荷の状態“０”となるようにす
る。そして、“０”を読み出すためには、同様にデータ
ラインＤ／Ｌにパルスを印加する。その場合、強誘電体
キャパシタの分極は反転しない。従って、ビットライン
Ｂ／Ｌに放電する電荷量はＱ０＝Ｑｓ−Ｑｒである。そ
れをセンスアンプＳＡが参照セルの電荷変化量（即ち、
基準電荷量）（Ｑｒｅｆ）と比較して、メモりセル１の
電荷変化量Ｑが参照セル２の電荷変化量（Ｑｒｅｆ）よ
り小さければ（Ｑ０＜Ｑｒｅｆ）、ローにラッチしてビ
ットラインＢ／Ｌにハイ信号を出力せずにデータがその
まま“０”の状態となるようにする。参照セルの電荷変
化量（Ｑｒｅｆ）の大きさがＱ０＜Ｑｒｅｆ＜Ｑ１であ
りさえすれば、“１”の状態と“０”の状態を区別し得
るが、その大きさが二つの値の中央に位置すればセンス
−マージンは一番大きくなる。即ち、Ｑ１−Ｑ０＝２Ｑ
ｒなので、Ｑｒｅｆ＝Ｑｒとなるようにすると一番よ
い。
【０００９】
【発明が解決しようとする課題】しかし、かかる従来の
半導体装置においては、ビットラインに連結されている
複数のメモリセルが選択されて、読み出されるたびに参
照セルが選択されると共にその分極反転によって基準電
荷を発生させるので、分極反転によって参照セルの疲労
現象が発生する。それにともなって、参照セルから出力
される基準電位が減少する。それが進み変位電荷量より
小さくなると、“１”と“０”を区別できなくなる。本
発明はかかる従来の問題を解決するためのもので、その
目的は、参照セルの疲労現象による劣化を防止すること
により、非揮発性強誘電体メモリ装置の寿命を増加させ
ることができる半導体メモリ装置及びその製造方法を提
供することにある。
半導体装置においては、ビットラインに連結されている
複数のメモリセルが選択されて、読み出されるたびに参
照セルが選択されると共にその分極反転によって基準電
荷を発生させるので、分極反転によって参照セルの疲労
現象が発生する。それにともなって、参照セルから出力
される基準電位が減少する。それが進み変位電荷量より
小さくなると、“１”と“０”を区別できなくなる。本
発明はかかる従来の問題を解決するためのもので、その
目的は、参照セルの疲労現象による劣化を防止すること
により、非揮発性強誘電体メモリ装置の寿命を増加させ
ることができる半導体メモリ装置及びその製造方法を提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるメモリ装置は、強誘電体を誘電体とし
て持つキャパシタを含む複数の強誘電体メモリセルと参
照セルを持つメモリ装置において、メモリセルのキャパ
シタ面積と参照セルのキャパシタ面積を等しくし、モリ
装置のデータを読み出す際に、参照セルに印加される電
圧をメモリセルに印加される電圧より大きくしたことを
特徴とする。また、本発明による半導体メモリ装置の強
誘電体形成方法は、ジルコニウムｎ−ブトサイド（zirc
onium n-butoxide、Ｚｎ（ＯnＣ4Ｈ9）4）とチタニウム
イソプロキサイド（titanium iso-proxide、Ｔｉ（Ｏi
Ｃ3Ｈ7）4）をβ−オキシエチルメチルエーテル(２−me
thoxyethanol、ＣＨ3ＯＣＨ2ＣＨ2０Ｈ）に溶かし、そ
のβ−オキシエチルメチルエーテルに溶かした後、アセ
チルアセトンでキレートさせ、その後、ランタンイソプ
ロキサイド（lanthanium iso-proxide Ｌａ（ＯiＣ3Ｈ
7）3）を添加し、還流し、さらに、鉛アセタートトリヒ
ドレート（lead acetate trihydrate、 Ｐｂ（ＣＨ3Ｃ
ＯＯ）2 ３Ｈ2Ｏ）添加し、窒酸を触媒として撹拌さ
せ、その後、スピンコーティング方式によって熱処理す
ることを特徴とする。
に、本発明によるメモリ装置は、強誘電体を誘電体とし
て持つキャパシタを含む複数の強誘電体メモリセルと参
照セルを持つメモリ装置において、メモリセルのキャパ
シタ面積と参照セルのキャパシタ面積を等しくし、モリ
装置のデータを読み出す際に、参照セルに印加される電
圧をメモリセルに印加される電圧より大きくしたことを
特徴とする。また、本発明による半導体メモリ装置の強
誘電体形成方法は、ジルコニウムｎ−ブトサイド（zirc
onium n-butoxide、Ｚｎ（ＯnＣ4Ｈ9）4）とチタニウム
イソプロキサイド（titanium iso-proxide、Ｔｉ（Ｏi
Ｃ3Ｈ7）4）をβ−オキシエチルメチルエーテル(２−me
thoxyethanol、ＣＨ3ＯＣＨ2ＣＨ2０Ｈ）に溶かし、そ
のβ−オキシエチルメチルエーテルに溶かした後、アセ
チルアセトンでキレートさせ、その後、ランタンイソプ
ロキサイド（lanthanium iso-proxide Ｌａ（ＯiＣ3Ｈ
7）3）を添加し、還流し、さらに、鉛アセタートトリヒ
ドレート（lead acetate trihydrate、 Ｐｂ（ＣＨ3Ｃ
ＯＯ）2 ３Ｈ2Ｏ）添加し、窒酸を触媒として撹拌さ
せ、その後、スピンコーティング方式によって熱処理す
ることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態による半導体装置及びそのキャパシタの誘電体
形成方法について説明する。図６ａは本実施形態の１Ｔ
／１Ｃ構造を示す回路図であり、図６ｂは図６ａのタイ
ミング図である。そして、図７は本実施形態の電荷−電
圧特性曲線図で、３０は参照セルのキャパシタの強誘電
体の電荷−電圧特性で、４０はメモりセルのキャパシタ
の強誘電体の電荷−電圧特性である。図６ａに示すよう
に、１Ｔ／１Ｃ構造は、一方向にメモリセルのゲートに
連結されるワードラインＷ／Ｌと、ワードラインＷ／Ｌ
に直角方向に配置され、メモリセルのドレインに連結さ
れるビットラインＢ／Ｌと、メモリセルのソースに連結
される強誘電体キャパシタＣと、ワードラインＷ／Ｌと
同じ方向に強誘電体キャパシタＣに連結されるデータラ
インＤ／Ｌと、ビットラインＢ／Ｌに連結されてデータ
をセンスするセンスアンプＳＡと、センスアンプＳＡの
いずれか一つの入力端子に連結されて参照電圧を発生さ
せる参照セル３０とを備えている。本実施形態において
はメモりセル４０のキャパシタＣの面積と参照セル３０
のキャパシタの面積とを等しくし、図７に示すように参
照セル３０の駆動電圧Ｖｒをメモリセルの駆動電圧Ｖｍ
より大きい電圧としている。
実施形態による半導体装置及びそのキャパシタの誘電体
形成方法について説明する。図６ａは本実施形態の１Ｔ
／１Ｃ構造を示す回路図であり、図６ｂは図６ａのタイ
ミング図である。そして、図７は本実施形態の電荷−電
圧特性曲線図で、３０は参照セルのキャパシタの強誘電
体の電荷−電圧特性で、４０はメモりセルのキャパシタ
の強誘電体の電荷−電圧特性である。図６ａに示すよう
に、１Ｔ／１Ｃ構造は、一方向にメモリセルのゲートに
連結されるワードラインＷ／Ｌと、ワードラインＷ／Ｌ
に直角方向に配置され、メモリセルのドレインに連結さ
れるビットラインＢ／Ｌと、メモリセルのソースに連結
される強誘電体キャパシタＣと、ワードラインＷ／Ｌと
同じ方向に強誘電体キャパシタＣに連結されるデータラ
インＤ／Ｌと、ビットラインＢ／Ｌに連結されてデータ
をセンスするセンスアンプＳＡと、センスアンプＳＡの
いずれか一つの入力端子に連結されて参照電圧を発生さ
せる参照セル３０とを備えている。本実施形態において
はメモりセル４０のキャパシタＣの面積と参照セル３０
のキャパシタの面積とを等しくし、図７に示すように参
照セル３０の駆動電圧Ｖｒをメモリセルの駆動電圧Ｖｍ
より大きい電圧としている。
【００１２】ここで、本発明による半導体メモリ装置の
動作について説明する。メモリセル４０のキャパシタＣ
の面積と参照セル３０のキャパシタ面積を等しくし、参
照セル３０の駆動電圧Ｖｒをメモリセル４０の駆動電圧
Ｖｍより大きい電圧を用いると、その参照セル３０の駆
動電圧Ｖｒがメモリセル４０のハイ状態を読み出すとき
の電圧とロー状態を読み出すときの電圧との間に位置す
るので、ハイとローの区別が可能である。
動作について説明する。メモリセル４０のキャパシタＣ
の面積と参照セル３０のキャパシタ面積を等しくし、参
照セル３０の駆動電圧Ｖｒをメモリセル４０の駆動電圧
Ｖｍより大きい電圧を用いると、その参照セル３０の駆
動電圧Ｖｒがメモリセル４０のハイ状態を読み出すとき
の電圧とロー状態を読み出すときの電圧との間に位置す
るので、ハイとローの区別が可能である。
【００１３】即ち、図６ａと図６ｂ、及び図７に示すよ
うに、非揮発性メモリセル４０の強誘電体キャパシタＣ
に“１”を記憶するためには、ワードラインＷ／Ｌにハ
イを印加してトランジスタをオンとさせ、ビットライン
Ｂ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えて強誘電
体キャパシタＣが“１”の状態となるようにする。そし
て、“１”を読み出すためには、ワードラインＷ／Ｌに
ハイを印加してトランジスタをオンとし、データライン
Ｄ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えると、強
誘電体キャパシタＣの分極が反転し、ビットラインＢ／
Ｌに放電する。そのメモリセル４０の電荷変化量Ｑ１
を、センスアンプ（ＳＡ）が駆動電圧Ｖｒによって生成
された変位電荷量（即ち、基準電荷量）（Ｑｒｅｆ）と
比較する。メモりセル４０の電荷変化量Ｑ１より参照セ
ル３０の変位電荷量（Ｑｒｅｆ）が大きければ（Ｑ１＞
Ｑｒｅｆ）、ラッチしてビットラインＢ／Ｌにハイ信号
を出力し、かつデータが元の“１”の状態と戻るように
する。この最後の過程を再書き込み“１”と称する。
うに、非揮発性メモリセル４０の強誘電体キャパシタＣ
に“１”を記憶するためには、ワードラインＷ／Ｌにハ
イを印加してトランジスタをオンとさせ、ビットライン
Ｂ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えて強誘電
体キャパシタＣが“１”の状態となるようにする。そし
て、“１”を読み出すためには、ワードラインＷ／Ｌに
ハイを印加してトランジスタをオンとし、データライン
Ｄ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えると、強
誘電体キャパシタＣの分極が反転し、ビットラインＢ／
Ｌに放電する。そのメモリセル４０の電荷変化量Ｑ１
を、センスアンプ（ＳＡ）が駆動電圧Ｖｒによって生成
された変位電荷量（即ち、基準電荷量）（Ｑｒｅｆ）と
比較する。メモりセル４０の電荷変化量Ｑ１より参照セ
ル３０の変位電荷量（Ｑｒｅｆ）が大きければ（Ｑ１＞
Ｑｒｅｆ）、ラッチしてビットラインＢ／Ｌにハイ信号
を出力し、かつデータが元の“１”の状態と戻るように
する。この最後の過程を再書き込み“１”と称する。
【００１４】一方、揮発性メモリセル４０の強誘電体キ
ャパシタＣに“０”を記憶するためには、データライン
Ｄ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えて陽電荷
の状態を“０”とする。そして、“０”を読み出すため
には、データラインＤ／Ｌにメモリセル４０の駆動電圧
Ｖｍを加えて、強誘電体キャパシタＣが反転し、ビット
ラインＢ／Ｌに放電する、その変位電荷量Ｑ０を、セン
スアンプＳＡが参照セル３０の駆動電圧Ｖｒによって生
成された変位電荷量（即ち、基準電荷量）（Ｑｒｅｆ）
と比較して、メモりセル４０の変位電荷量Ｑ０が参照セ
ル３０の変位電荷量（Ｑｒｅｆ）より小さければ（Ｑ０
＜Ｑｒｅｆ）、ローにラッチしてビットラインＢ／Ｌに
ハイ信号を出力せず、データはそのまま“０”の状態と
なるようにする。ここで、参照セル３０の基準電荷量
（Ｑｒｅｆ）の大きさがＱ０＜Ｑｒｅｆ＜Ｑ１でありさ
えすれば、“１”の状態と“０”の状態を区別し得る
が、理想的にその大きさが二つの値の中央に位置する
と、センス−マージンは一番大きくなる。従って、図８
に示すように、参照セル３０の駆動電圧をＱｒｅｆ＝
（Ｑ０＋Ｑ１）／２に一番近い値に定める。
ャパシタＣに“０”を記憶するためには、データライン
Ｄ／Ｌにメモリセル４０の駆動電圧Ｖｍを加えて陽電荷
の状態を“０”とする。そして、“０”を読み出すため
には、データラインＤ／Ｌにメモリセル４０の駆動電圧
Ｖｍを加えて、強誘電体キャパシタＣが反転し、ビット
ラインＢ／Ｌに放電する、その変位電荷量Ｑ０を、セン
スアンプＳＡが参照セル３０の駆動電圧Ｖｒによって生
成された変位電荷量（即ち、基準電荷量）（Ｑｒｅｆ）
と比較して、メモりセル４０の変位電荷量Ｑ０が参照セ
ル３０の変位電荷量（Ｑｒｅｆ）より小さければ（Ｑ０
＜Ｑｒｅｆ）、ローにラッチしてビットラインＢ／Ｌに
ハイ信号を出力せず、データはそのまま“０”の状態と
なるようにする。ここで、参照セル３０の基準電荷量
（Ｑｒｅｆ）の大きさがＱ０＜Ｑｒｅｆ＜Ｑ１でありさ
えすれば、“１”の状態と“０”の状態を区別し得る
が、理想的にその大きさが二つの値の中央に位置する
と、センス−マージンは一番大きくなる。従って、図８
に示すように、参照セル３０の駆動電圧をＱｒｅｆ＝
（Ｑ０＋Ｑ１）／２に一番近い値に定める。
【００１５】次に、上述した、参照セルが分極反転しな
くても発生させることができる程度の変位電荷量、即
ち、基準電荷量（Ｑｒｅｆ）でもセンスアンプが必要と
する参照電圧を生成させるようにヒステリシス特性（Ｐ
ｓ，Ｐｒ，Ｂｃ）曲線を有する強誘電体の形成方法を説
明する。ジルコニウムｎ−ブトサイド（zirconium n-bu
toxide、Ｚｎ（ＯnＣ4Ｈ9）4）とチタニウムイソプロキ
サイド（titanium iso-proxide、Ｔｉ（ＯiＣ3Ｈ7）4）
をβ−オキシエチルメチルエーテル(２−methoxyethano
l、ＣＨ3ＯＣＨ2ＣＨ2０Ｈ）に溶かした後、アセチルア
セトン(acitylasetone)でキレート(Chelating)させる。
そして、ランタンイソプロキサイド（lanthanium iso-p
roxide Ｌａ（ＯiＣ3Ｈ7）3）を添加し、６０℃で還流
した後、鉛アセタートトリヒドレート（lead acetate t
rihydrate、 Ｐｂ（ＣＨ3ＣＯＯ）2 ３Ｈ2Ｏ）を添加す
る。続いて、硝酸を触媒として２４時間十分撹拌する。
この時、前記Ｐｂの量はＰＺＴのモルホトロピック(mor
photropic)組成を基準として原料状態から５〜１５％過
剰調節し、Ｌａ量は１〜７．５％範囲に調節する。一
方、強誘電体はスピンコーティング方式を利用して５５
０〜７５０℃で熱処理を利用する。
くても発生させることができる程度の変位電荷量、即
ち、基準電荷量（Ｑｒｅｆ）でもセンスアンプが必要と
する参照電圧を生成させるようにヒステリシス特性（Ｐ
ｓ，Ｐｒ，Ｂｃ）曲線を有する強誘電体の形成方法を説
明する。ジルコニウムｎ−ブトサイド（zirconium n-bu
toxide、Ｚｎ（ＯnＣ4Ｈ9）4）とチタニウムイソプロキ
サイド（titanium iso-proxide、Ｔｉ（ＯiＣ3Ｈ7）4）
をβ−オキシエチルメチルエーテル(２−methoxyethano
l、ＣＨ3ＯＣＨ2ＣＨ2０Ｈ）に溶かした後、アセチルア
セトン(acitylasetone)でキレート(Chelating)させる。
そして、ランタンイソプロキサイド（lanthanium iso-p
roxide Ｌａ（ＯiＣ3Ｈ7）3）を添加し、６０℃で還流
した後、鉛アセタートトリヒドレート（lead acetate t
rihydrate、 Ｐｂ（ＣＨ3ＣＯＯ）2 ３Ｈ2Ｏ）を添加す
る。続いて、硝酸を触媒として２４時間十分撹拌する。
この時、前記Ｐｂの量はＰＺＴのモルホトロピック(mor
photropic)組成を基準として原料状態から５〜１５％過
剰調節し、Ｌａ量は１〜７．５％範囲に調節する。一
方、強誘電体はスピンコーティング方式を利用して５５
０〜７５０℃で熱処理を利用する。
【００１６】
【発明の効果】以上説明したように、本発明による半導
体メモリ装置はメモリセルのキャパシタより動作回数の
多い参照セルを分極−反転しない領域で用いるので、疲
労現象による劣化を防ぐことができる。したがって、１
トランジスタ１キャパシタ（１Ｔ／１Ｃ）の高集非揮発
性強誘電体メモリの寿命を増加させることができる。
体メモリ装置はメモリセルのキャパシタより動作回数の
多い参照セルを分極−反転しない領域で用いるので、疲
労現象による劣化を防ぐことができる。したがって、１
トランジスタ１キャパシタ（１Ｔ／１Ｃ）の高集非揮発
性強誘電体メモリの寿命を増加させることができる。
【図１】一般的な強誘電体のヒステリシス特性曲線図で
ある。
ある。
【図２】一般的な強誘電体の電荷−電圧特性曲線図であ
る。
る。
【図３】従来の１Ｔ／１Ｃ構造を示す回路図である。
【図４】図３のタイミング図である。
【図５】従来の電荷−電圧特性曲線図である。
【図６】本発明実施形態の１Ｔ／１Ｃ構造を示す回路図
（ａ）とその動作タイミング図（ｂ）である。
（ａ）とその動作タイミング図（ｂ）である。
【図７】本発明実施形態の強誘電体の電荷−電荷特性曲
線図である。
線図である。
【図８】駆動電圧による強誘電体のヒステリシス特性曲
線図である。
線図である。
３０ 参照セル ４０ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 27/108 (56)参考文献 特開 平９−45089（ＪＰ，Ａ) 特開 平９−97496（ＪＰ，Ａ) 特開 平８−22692（ＪＰ，Ａ) 特開 平７−192476（ＪＰ，Ａ) 特開 平８−157260（ＪＰ，Ａ) 特開 平７−330426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 G11C 11/22 G11C 14/00 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108
Claims (1)
- 【請求項１】 複数の強誘電体メモリセルと参照セルを
持つメモリ装置の強誘電体形成方法において、 ジルコニウムｎ−ブトサイド（zirconium n-butoxide、
Ｚｎ（ＯnＣ4Ｈ9）4）とチタニウムイソプロキサイド
（titanium iso-proxide、Ｔｉ（ＯiＣ3Ｈ7）4）をβ−
オキシエチルメチルエーテル(２−methoxyethanol、Ｃ
Ｈ3ＯＣＨ2ＣＨ2０Ｈ）に溶かす段階と、 前記β−オキシエチルメチルエーテルに溶かした後、ア
セチルアセトンでキレートさせる段階と、 前記キレートさせた後、ランタンイソプロキサイド（la
nthanium iso-proxideＬａ（ＯiＣ3Ｈ7）3）を添加し、
還流する段階と、 前記還流した後、鉛アセタートトリヒドレート（lead a
cetate trihydrate、Ｐｂ（ＣＨ3ＣＯＯ）2 ３Ｈ2Ｏ）
添加し、硝酸を触媒として攪拌させる段階と、 前記攪拌させた後、スピンコーティング方式によって熱
処理する段階とを有することを特徴とする半導体メモリ
装置の強誘電体形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049216A KR100313932B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체메모리소자의강유전체제조방법 |
| KR49216/1997 | 1997-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111932A JPH11111932A (ja) | 1999-04-23 |
| JP2981878B2 true JP2981878B2 (ja) | 1999-11-22 |
Family
ID=19521795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069979A Expired - Fee Related JP2981878B2 (ja) | 1997-09-26 | 1998-03-19 | 半導体メモリ装置の強誘電体形成方法 |
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| Country | Link |
|---|---|
| US (2) | US6110523A (ja) |
| JP (1) | JP2981878B2 (ja) |
| KR (1) | KR100313932B1 (ja) |
| DE (1) | DE19835428C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528896B2 (en) * | 2001-06-21 | 2003-03-04 | Samsung Electronics Co., Ltd. | Scalable two transistor memory device |
| JP3646791B2 (ja) * | 2001-10-19 | 2005-05-11 | 沖電気工業株式会社 | 強誘電体メモリ装置およびその動作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| US5423285A (en) * | 1991-02-25 | 1995-06-13 | Olympus Optical Co., Ltd. | Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications |
| US5432731A (en) * | 1993-03-08 | 1995-07-11 | Motorola, Inc. | Ferroelectric memory cell and method of sensing and writing the polarization state thereof |
| US6046929A (en) * | 1998-04-06 | 2000-04-04 | Fujitsu Limited | Memory device with two ferroelectric capacitors per one cell |
-
1997
- 1997-09-26 KR KR1019970049216A patent/KR100313932B1/ko not_active IP Right Cessation
-
1998
- 1998-03-19 JP JP10069979A patent/JP2981878B2/ja not_active Expired - Fee Related
- 1998-04-20 US US09/062,780 patent/US6110523A/en not_active Expired - Lifetime
- 1998-08-05 DE DE19835428A patent/DE19835428C2/de not_active Expired - Fee Related
-
2000
- 2000-07-06 US US09/611,947 patent/US6330179B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6330179B1 (en) | 2001-12-11 |
| DE19835428A1 (de) | 1999-04-08 |
| KR19990026901A (ko) | 1999-04-15 |
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| US6110523A (en) | 2000-08-29 |
| DE19835428C2 (de) | 2001-05-31 |
| KR100313932B1 (ko) | 2002-01-15 |
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