JP2979773B2 - シンセサイザー回路 - Google Patents
シンセサイザー回路Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Engineering & Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【0001】
【産業上の利用分野】本発明はシンセサイザー回路に関
し、特に低消費電力を図ったシンセサイザー回路に関す
る。
し、特に低消費電力を図ったシンセサイザー回路に関す
る。
【0002】
【従来の技術】従来のシンセサイザー回路は、図2のブ
ロック図に示すように、外部出力を持つ電圧制御発振器
(以下、VCOと略す)21と、VCO21からの出力
を任意の分周数で周波数を分周する可変分周器22と、
基準となる周波数を出力する基準発振器25と、基準発
振器25の出力を一定の周波数に分周する固定分周器2
4と、可変分周器22と固定分周器24の位相を比較し
て位相誤差を出力する位相比較器23と、位相比較器2
3からの位相誤差信号を平滑してVCO21の制御端子
に制御電圧を出力する低域ろ波器26とで構成される。
ロック図に示すように、外部出力を持つ電圧制御発振器
(以下、VCOと略す)21と、VCO21からの出力
を任意の分周数で周波数を分周する可変分周器22と、
基準となる周波数を出力する基準発振器25と、基準発
振器25の出力を一定の周波数に分周する固定分周器2
4と、可変分周器22と固定分周器24の位相を比較し
て位相誤差を出力する位相比較器23と、位相比較器2
3からの位相誤差信号を平滑してVCO21の制御端子
に制御電圧を出力する低域ろ波器26とで構成される。
【0003】このシンセサイザー回路において、VCO
21の制御端子に加わる電圧が高くなると周波数が上が
るVCOの場合には、分周器22と24の各出力の位相
を比較して分周器22からの出力の位相が進んでいる
間、位相比較器23の出力はVCO21の制御端子にグ
ランド電位を出力し、結果として、VCO21の制御端
子の電圧は下がり周波数は上がる。逆の場合、位相比較
器23の出力は電源電位を与えるため、VCO21の周
波数は下がる。こうして複数回の制御の後、位相が合う
と位相比較器23の出力はなくなり安定する。
21の制御端子に加わる電圧が高くなると周波数が上が
るVCOの場合には、分周器22と24の各出力の位相
を比較して分周器22からの出力の位相が進んでいる
間、位相比較器23の出力はVCO21の制御端子にグ
ランド電位を出力し、結果として、VCO21の制御端
子の電圧は下がり周波数は上がる。逆の場合、位相比較
器23の出力は電源電位を与えるため、VCO21の周
波数は下がる。こうして複数回の制御の後、位相が合う
と位相比較器23の出力はなくなり安定する。
【0004】
【発明が解決しようとする課題】この従来のシンセサイ
ザー回路では、シンセサイザー回路の電源を入れて周波
数が安定するまでに、前述したような複数回の制御が必
要とされるため、周波数が安定するまで時間がかかると
いう問題がある。このため、従来では電源を断する際に
低域ろ波器26の出力を保持させ、次に電源を入れると
きにその出力でVCO21の出力周波数を制御するよう
にした回路が提案されている。しかしながら、この回路
においても、ある程度の時間、電源が切っておくとVC
O21と基準発振器25の周波数に僅かな相違が生じ、
電源を入れた時に周波数は殆ど同じであるが位相がずれ
る状態が生じ、最悪の場合は 180°の位相ずれを起こす
事もある。この事は判定があくまでも位相比較器23で
行われるため、最大の出力を行ってしまい、結果として
VCO21の周波数が大きく動き、制御にまた長時間か
かるという問題となる。
ザー回路では、シンセサイザー回路の電源を入れて周波
数が安定するまでに、前述したような複数回の制御が必
要とされるため、周波数が安定するまで時間がかかると
いう問題がある。このため、従来では電源を断する際に
低域ろ波器26の出力を保持させ、次に電源を入れると
きにその出力でVCO21の出力周波数を制御するよう
にした回路が提案されている。しかしながら、この回路
においても、ある程度の時間、電源が切っておくとVC
O21と基準発振器25の周波数に僅かな相違が生じ、
電源を入れた時に周波数は殆ど同じであるが位相がずれ
る状態が生じ、最悪の場合は 180°の位相ずれを起こす
事もある。この事は判定があくまでも位相比較器23で
行われるため、最大の出力を行ってしまい、結果として
VCO21の周波数が大きく動き、制御にまた長時間か
かるという問題となる。
【0005】又、シンセサイザー回路においては電力消
費の点では特に高い周波数を分周する分周器の割合が多
い。このため、低消費電力を目指したシンセサイザー回
路においては、回路の立ち上げを早くすると共に、周波
数がほぼ安定した時には動作を停止したいという要求が
ある。しかしながら従来の位相比較器では、周波数のわ
ずかなずれも検出してしまうため、動作中は分周回路を
停止させる事は困難であった。本発明の目的は、目的の
周波数に制御するまでの時間を短縮し、かつ消費電力の
低減を図ったシンセサイザー回路を提供することにあ
る。
費の点では特に高い周波数を分周する分周器の割合が多
い。このため、低消費電力を目指したシンセサイザー回
路においては、回路の立ち上げを早くすると共に、周波
数がほぼ安定した時には動作を停止したいという要求が
ある。しかしながら従来の位相比較器では、周波数のわ
ずかなずれも検出してしまうため、動作中は分周回路を
停止させる事は困難であった。本発明の目的は、目的の
周波数に制御するまでの時間を短縮し、かつ消費電力の
低減を図ったシンセサイザー回路を提供することにあ
る。
【0006】
【課題を解決するための手段】本発明のシンセサイザー
回路は、VCOと、このVCOの出力を分周する第1の
分周器と、基準発振器と、この基準発振器の出力を分周
する第2の分周器と、第1及び第2の分周器の出力の周
波数差を検出し、この周波数差に基づいて前記VCOの
発振周波数を制御するCPUとで構成される。ここで、
CPUは、前記第1及び第2の分周器を同時にリセット
し、かつその後同時にリセット解除を行うように構成さ
れ、前記第1及び第2の分周器のリセット解除後の出力
変化の時間比較を行って周波数差を求め、この周波数差
に応じてVCOの発振周波数を制御し、これと同時に第
1及び第2の分周器をリセットしてそれぞれの動作を一
時停止させるように機能する。
回路は、VCOと、このVCOの出力を分周する第1の
分周器と、基準発振器と、この基準発振器の出力を分周
する第2の分周器と、第1及び第2の分周器の出力の周
波数差を検出し、この周波数差に基づいて前記VCOの
発振周波数を制御するCPUとで構成される。ここで、
CPUは、前記第1及び第2の分周器を同時にリセット
し、かつその後同時にリセット解除を行うように構成さ
れ、前記第1及び第2の分周器のリセット解除後の出力
変化の時間比較を行って周波数差を求め、この周波数差
に応じてVCOの発振周波数を制御し、これと同時に第
1及び第2の分周器をリセットしてそれぞれの動作を一
時停止させるように機能する。
【0007】
【作用】本発明によれば、第1及び第2の分周器を同時
にリセット解除した後の出力の周波数差に基づいてVC
Oを制御するため、短い時間で周波数差を検出し、VC
Oの制御が可能となる。又、VCOの制御と同時に第1
及び第2の分周器を同時にリセットしてそれぞれの動作
を一時停止させるため、消費電力を低減させる。
にリセット解除した後の出力の周波数差に基づいてVC
Oを制御するため、短い時間で周波数差を検出し、VC
Oの制御が可能となる。又、VCOの制御と同時に第1
及び第2の分周器を同時にリセットしてそれぞれの動作
を一時停止させるため、消費電力を低減させる。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例のブロック図である。外部
に出力を持つVCO11と、VCO11の出力を受けて
任意の分周数を選定でき、かつリセット端子を持つ可変
分周器(第1の分周器)12と、基準となる周波数を出
力する基準発振器15と、基準発振器の出力を分周する
分周器(第2の分周器)14と、時間計測と分周器1
2,14へのリセット及びVCO11への出力電圧を制
御し、分周器12,14の動作を指令するCPU13
と、CPU13のデジタル信号をアナログに変換しVC
O11の制御端子へ制御電圧を加えるD/Aコンバータ
16とで構成されている。
る。図1は本発明の一実施例のブロック図である。外部
に出力を持つVCO11と、VCO11の出力を受けて
任意の分周数を選定でき、かつリセット端子を持つ可変
分周器(第1の分周器)12と、基準となる周波数を出
力する基準発振器15と、基準発振器の出力を分周する
分周器(第2の分周器)14と、時間計測と分周器1
2,14へのリセット及びVCO11への出力電圧を制
御し、分周器12,14の動作を指令するCPU13
と、CPU13のデジタル信号をアナログに変換しVC
O11の制御端子へ制御電圧を加えるD/Aコンバータ
16とで構成されている。
【0009】この構成において、CPU13に対してシ
ンセサイザー回路の動作命令を出すと、CPU21は可
変分周器12と分周器14のリセットを解除した上で、
各分周器12,14の出力の変化点を同時に検出する。
そして、各分周器12,14の出力の変化点が表れた間
の時間を計測し、各分周器12,14をリセットして分
周器の動作を停止させる。このとき、計測した時間に基
づいて演算を行えば、この値が各分周器12,14の出
力の周波数差となるため、その値に伴って制御電圧をD
/Aコンバータ16を通してVCO11の制御端子に印
加する。
ンセサイザー回路の動作命令を出すと、CPU21は可
変分周器12と分周器14のリセットを解除した上で、
各分周器12,14の出力の変化点を同時に検出する。
そして、各分周器12,14の出力の変化点が表れた間
の時間を計測し、各分周器12,14をリセットして分
周器の動作を停止させる。このとき、計測した時間に基
づいて演算を行えば、この値が各分周器12,14の出
力の周波数差となるため、その値に伴って制御電圧をD
/Aコンバータ16を通してVCO11の制御端子に印
加する。
【0010】ここで、相互の周波数のズレが許容範囲に
入ればシンセサイザー回路の動作、特に分周器の動作を
一定時間停止させる。もちろん、逆の場合は即動作さ
せ、許容範囲に入るまで続ける事となる。したがって、
CPU13は各分周器12,14のリセットを解除した
後の出力の変化点を検出することで、各分周器12,1
4の周波数差を求めることができ、この周波数差に基づ
いてVCO11を制御することになる。このため、分周
器12,14の動作時間を短縮でき、電力消費を低減す
ることが可能となる。
入ればシンセサイザー回路の動作、特に分周器の動作を
一定時間停止させる。もちろん、逆の場合は即動作さ
せ、許容範囲に入るまで続ける事となる。したがって、
CPU13は各分周器12,14のリセットを解除した
後の出力の変化点を検出することで、各分周器12,1
4の周波数差を求めることができ、この周波数差に基づ
いてVCO11を制御することになる。このため、分周
器12,14の動作時間を短縮でき、電力消費を低減す
ることが可能となる。
【0011】
【発明の効果】以上説明したように本発明は、CPUが
第1及び第2の分周器を同時にリセット解除した後の出
力の変化点の時間計測を行って周波数差を検出し、この
周波数差に基づいてVCOの発振周波数を制御するた
め、短い時間で周波数差を検出でき、VCOの制御を短
時間で行うことができる。又、VCOの制御と同時に第
1及び第2の分周器を同時にリセットしてそれぞれの動
作を一時停止させるため、消費電力の低減を達成するこ
とができる効果がある。
第1及び第2の分周器を同時にリセット解除した後の出
力の変化点の時間計測を行って周波数差を検出し、この
周波数差に基づいてVCOの発振周波数を制御するた
め、短い時間で周波数差を検出でき、VCOの制御を短
時間で行うことができる。又、VCOの制御と同時に第
1及び第2の分周器を同時にリセットしてそれぞれの動
作を一時停止させるため、消費電力の低減を達成するこ
とができる効果がある。
【図1】本発明のシンセサイザー回路の一実施例のブロ
ック図である。
ック図である。
【図2】従来のシンセサイザー回路のブロック図であ
る。
る。
11 VCO(電圧制御発振器) 12 可変分周器(第1の分周器) 13 CPU 14 分周器(第2の分周器) 15 基準発振器 16 D/Aコンバータ
Claims (1)
- 【請求項1】 電圧制御発振器と、この電圧制御発振器
の出力を分周する第1の分周器と、基準発振器と、この
基準発振器の出力を分周する第2の分周器と、前記第1
及び第2の分周器の出力の周波数差を検出し、この周波
数差に基づいて前記電圧制御発振器の発振周波数を制御
するCPUとを備え、前記CPUは、前記第1及び第2
の分周器を同時にリセットし、かつその後同時にリセッ
ト解除することが可能に構成され、前記第1及び第2の
分周器を同時にリセット解除した後の出力変化の時間比
較を行って周波数差を求め、この周波数差に応じて前記
電圧制御発振器の発振周波数を制御し、これと同時に前
記第1及び第2の分周器を同時にリセットして各分周器
の動作を一時停止させる構成であることを特徴とするシ
ンセサイザー回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235648A JP2979773B2 (ja) | 1991-08-23 | 1991-08-23 | シンセサイザー回路 |
GB9217818A GB2258960B (en) | 1991-08-23 | 1992-08-21 | Frequency synthesizer, and radio pager incorporating the same |
US07/932,941 US5278521A (en) | 1991-08-23 | 1992-08-21 | Power saving frequency synthesizer with fast pull-in feature |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235648A JP2979773B2 (ja) | 1991-08-23 | 1991-08-23 | シンセサイザー回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555914A JPH0555914A (ja) | 1993-03-05 |
JP2979773B2 true JP2979773B2 (ja) | 1999-11-15 |
Family
ID=16989132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3235648A Expired - Fee Related JP2979773B2 (ja) | 1991-08-23 | 1991-08-23 | シンセサイザー回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5278521A (ja) |
JP (1) | JP2979773B2 (ja) |
GB (1) | GB2258960B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG81848A1 (en) * | 1993-11-09 | 2001-07-24 | Motorola Inc | Apparatus and method for enabling elements of a phase locked loop |
FR2713034B1 (fr) * | 1993-11-23 | 1996-01-26 | Matra Mhs | Circuit de récupération d'horloge à oscillateurs appariés. |
US5488332A (en) * | 1994-06-10 | 1996-01-30 | Oki Telecom | Reversed phase-locked loop |
US5678227A (en) * | 1994-07-29 | 1997-10-14 | Motorola, Inc. | Apparatus and method for minimizing the turn on time for a receiver operating in a discontinuous receive mode |
US5767791A (en) * | 1995-11-13 | 1998-06-16 | Vitalcom | Low-power circuit and method for providing rapid frequency lock in a wireless communications device |
US5944659A (en) * | 1995-11-13 | 1999-08-31 | Vitalcom Inc. | Architecture for TDMA medical telemetry system |
US6236863B1 (en) | 1997-03-31 | 2001-05-22 | Oki Telecom, Inc. | Comprehensive transmitter power control system for radio telephones |
JPH10308667A (ja) * | 1997-05-02 | 1998-11-17 | Nec Corp | Pll周波数シンセサイザ |
US6356538B1 (en) | 1998-03-30 | 2002-03-12 | Oki Telecom, Inc. | Partial sleep system for power savings in CDMA wireless telephone devices |
FR2794310A1 (fr) * | 1999-05-28 | 2000-12-01 | St Microelectronics Sa | Dispositif de verrouillage de phase a consommation electrique reduite |
US6963992B1 (en) * | 2000-09-28 | 2005-11-08 | Cypress Semiconductor Corp. | Method and apparatus to generate clock and control signals for over-clocking recovery in a PLL |
US7027796B1 (en) * | 2001-06-22 | 2006-04-11 | Rfmd Wpan, Inc. | Method and apparatus for automatic fast locking power conserving synthesizer |
US8753274B2 (en) | 2006-07-05 | 2014-06-17 | Elcam Medical Agricultural Cooperative Association, Ltd. | Wireless medical monitoring system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61258529A (ja) * | 1985-05-13 | 1986-11-15 | Nec Corp | 周波数シンセサイザ |
JPS641330A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Frequency synthesizer |
GB2229332A (en) * | 1989-03-15 | 1990-09-19 | Multitone Electronics Plc | Frequency synthesisers |
GB2236922B (en) * | 1989-08-31 | 1993-02-24 | Multitone Electronics Plc | Frequency synthesisers |
-
1991
- 1991-08-23 JP JP3235648A patent/JP2979773B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-21 GB GB9217818A patent/GB2258960B/en not_active Expired - Fee Related
- 1992-08-21 US US07/932,941 patent/US5278521A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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GB9217818D0 (en) | 1992-10-07 |
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