JP2979100B2

JP2979100B2 - デジタルレコーダ

Info

Publication number: JP2979100B2
Application number: JP3074057A
Authority: JP
Inventors: 敦三宅
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1991-03-13
Filing date: 1991-03-13
Publication date: 1999-11-15
Anticipated expiration: 2014-11-15
Also published as: JPH04285764A; US5303218A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は音声信号をデジタル的に
記録、再生、さらには編集することが可能なデジタルレ
コーダに関する。

【０００２】

【従来の技術】本願特許出願人が先に特願平２−２６０
０４２号において提案したデジタルレコーダの１つの構
成例によると、複数のトラックに対応して音声の入出力
動作を行う音声入出力手段と、音声入出力手段から供給
されるデジタル音声データを記憶できる複数のトラック
分の記憶エリアを持つ音声データ記憶手段（例えば、ハ
ードディスクや光磁気ディスク）と、音声データ記憶手
段に記憶されている音声データを複数に区切って形成さ
れるイベントの識別情報および記憶位置を含むイベント
アドレステーブルを記憶する手段と、イベントアドレス
テーブルに含まれるイベントの識別情報を、各トラック
毎にイベントの再生順序に配列して成るインディビジュ
アルコントロールトラックを記憶する手段とを具備す
る。

【０００３】このデジタルレコーダによれば、イベント
アドレステーブルを有しているので、編集の際、いちい
ち音声データ記憶手段のアドレスをアクセスする必要が
ない。また、ＣＰＵ等のデジタルレコーダの制御手段
は、インディビジュアルコントロールトラックを参照し
て、時間軸上のイベントの位置を確認し、この順番に従
ってイベントアドレステーブルを読み出すことにより、
トラック毎に各イベントの音声データ記憶手段上の記憶
アドレスを再生順序で発生させ、トラック毎に必要な再
生を実現できる。

【０００４】上述のデジタルレコーダに音声信号を記録
する場合には、音声信号の例えばドラム等の１つのパー
ト（音声信号の１つのパートには、一般に、上述のイベ
ントが１つ以上含まれる）が１つのトラックに記録され
る。そして、１つのパートに無音部分が連続的に含まれ
る場合には、その部分に他のパートを記録することによ
り、トラックの利用効率の向上を図ることが考えられ
る。

【０００５】

【発明が解決しようとする課題】しかるに、１つのトラ
ックに音声信号の異なる複数のパートが記録される場合
において、所要のパートだけを再生するには、所要パー
ト以外のパートを人間がミクサ等を操作してミューティ
ングして消去しなければならないが、この操作が面倒で
あり、また所要パートのみ再生するように時間的に正確
にミューティングを行うのは困難である。また、その制
御をミクサ等にコンピュータを設ける、あるいは連結し
てそのコンピュータによって行わせようとすると、デジ
タルレコーダからミクサ等に対して種々の制御信号を送
ってやらなければならず、制御が複雑化したり装置が大
型化せざるを得なくなったりする。

【０００６】本発明は上記の問題点を解消すべくなされ
たもので、その主たる目的は、音声信号の異なる複数の
パートが１つのトラックに記録されていても、所要パー
トのみを再生するのにユーザがマニュアルでミューティ
ングを行う必要のないデジタルレコーダを提供すること
にある。

【０００７】

【課題を解決するための手段】請求項１に記載のデジタ
ルレコーダは、音声データの入力動作を行う音声入力手
段と、音声の出力動作をそれぞれ行う複数の音声出力チ
ャンネル手段と、音声入力手段から供給されるデジタル
音声データを記憶する音声データ記憶手段と、音声デー
タ記憶手段に記憶されている音声データを複数に区切っ
て形成されるイベントの識別情報および記憶位置を含む
イベントアドレステーブルを記憶する手段と、イベント
アドレステーブルに含まれるイベントの識別情報がイベ
ントの再生順序に配列され、かつ、各イベント毎に複数
の音声出力チャンネル手段のいずれか１つを指定するチ
ャンネル識別情報が付されて成るコントロールトラック
を記憶する手段と、コントロールトラックのチャンネル
識別情報に応じて複数の音声出力チャンネル手段のうち
選択した音声出力チャンネル手段に対応するイベントを
供給するチャンネル選択手段とを具備する。

【０００８】請求項２に記載のデジタルレコーダは、複
数のトラックにそれぞれ対応して音声の入力動作を行う
複数の音声入力手段と、音声の出力動作をそれぞれ行う
複数の音声出力チャンネル手段と、音声入力手段から供
給されるデジタル音声データを記憶できる複数のトラッ
ク分の記憶エリアを持つ音声データ記憶手段と、音声デ
ータ記憶手段に記憶されている音声データを複数に区切
って形成されるイベントの識別情報および記憶位置を含
むイベントアドレステーブルを記憶する手段と、イベン
トアドレステーブルに含まれるイベントの識別情報が各
トラック毎にイベントの再生順序に配列され、かつ、各
イベント毎に複数の音声出力チャンネル手段のうちの１
つを指定するチャンネル識別情報が付されて成るコント
ロールトラックを記憶する手段と、コントロールトラッ
クのチャンネル識別情報に応じて複数の音声出力チャン
ネル手段のうち選択した音声出力チャンネル手段に対応
するイベントを供給するチャンネル選択手段とを具備す
る。

【０００９】請求項３に記載のデジタルレコーダは、音
声データの入力動作を行う音声入力手段と、音声の出力
動作をそれぞれ行う複数の音声出力チャンネル手段と、
音声入力手段から供給されるデジタル音声データを記憶
する音声データ記憶手段と、音声データ記憶手段に記憶
されている音声データを複数に区切って形成されるイベ
ントの識別情報および記憶位置を含むイベントアドレス
テーブルを記憶する手段と、再生すべき各イベントの再
生開始時刻が記録されるとともに、各イベント毎に複数
の出力チャンネルのいずれか１つを指定するチャンネル
識別情報が付されて成るトラックスケジュールを記憶す
る手段と、トラックスケジュールのチャンネル識別情報
に応じて複数の音声出力チャンネル手段のうち選択した
音声出力チャンネル手段に対応するイベントを供給する
チャンネル選択手段とを具備する。

【００１０】

【作用】請求項１に記載のデジタルレコーダにおいて
は、コントロールトラックが参照されて、時間軸上のイ
ベントの配列順序が確認され、この順序に従ってイベン
トアドレステーブルが読み出されることにより、再生す
べきイベントの記憶アドレスが再生順序で発生される。
これにより、音声データ記憶手段から再生順序に従って
再生すべき各イベントが出力される。また、コントロー
ルトラック参照時にイベント毎にチャンネル識別情報が
読み出されて、該識別情報に応じた選択データがチャン
ネル選択手段に与えられる。これに応じてチャンネル選
択手段は、選択データによって示された音声出力チャン
ネル手段を選択して、該音声出力チャンネル手段に対応
するイベントを出力する。従って、コントロールトラッ
クにおいて、音声信号の１つのパートに含まれるイベン
トに同一のチャンネル識別情報を付しておけば、同一の
パートに含まれる同一のチャンネル識別情報を付したイ
ベントが同一の音声出力チャンネル手段から再生される
ので、所要パートに属するイベントのみを再生するのに
他のパートのイベントを消去するためのマニュアルミュ
ーティング操作を行う必要がなくなる。

【００１１】請求項２に記載のデジタルレコーダにおい
ては、コントロールトラックが参照されて、トラック毎
に時間軸上のイベントの配列順序が確認され、この順序
に従ってイベントアドレステーブルが読み出されること
により、トラック毎に再生すべきイベントの記憶アドレ
スが再生順序で発生される。これにより、トラック毎に
音声記憶手段から再生順序に従って再生すべき各イベン
トが出力される。コントロールトラック参照時に各トラ
ックのイベント毎にチャンネル識別情報が読み出され
て、該識別情報に応じた選択データが対応するチャンネ
ル選択手段に与えられる。これに応じて各トラックのチ
ャンネル選択手段は、選択データによって示された音声
出力チャンネル手段を選択して、該音声出力チャンネル
手段に対応するイベントを出力する。従って、複数のト
ラックを制御するコントロールトラックにおいて、音声
信号の１つのパートに含まれるイベントに同一のチャン
ネル識別情報を付しておけば、同一のパートに含まれる
同一のチャンネル識別情報を付したイベントが同一の音
声出力チャンネル手段から再生されるので、所要パート
に属するイベントのみを再生するのに他のパートのイベ
ントを消去するためのマニュアルミューティング操作を
行う必要がなくなる。

【００１２】請求項３に記載のデジタルレコーダにおい
ては、トラックスケジュールが参照されて、再生すべき
イベントの再生時刻にイベントアドレステーブルが読み
出されることにより、再生すべきイベントの記憶アドレ
スが発生される。これにより、音声データ記憶手段から
イベントが再生すべき時刻に出力される。また、トラッ
クスケジュール参照時にイベント毎にチャンネル識別情
報か読み出されて、該識別情報に応じた選択データが対
応するチャンネル選択手段に与えられる。これに応じて
各トラックのチャンネル選択手段は、選択データによっ
て示された音声出力チャンネル手段を選択して、該音声
出力チャンネル手段に対応するイベントを出力する。従
って、トラックスケジュールにおいて、音声信号の１つ
のパートに含まれるイベントに同一のチャンネル識別情
報を付しておけば、同一のパートに含まれる同一のチャ
ンネル識別情報を付したイベントが同一の音声出力チャ
ンネル手段から再生されるので、所要パートに属するイ
ベントのみを再生するのに他のパートのイベントを消去
するためのマニュアルミューティング操作を行う必要が
なくなる。

【００１３】

【実施例】以下、この発明のデジタルレコーダの好適な
実施例を図面を参照して説明する。

【００１４】＜全体構成＞図１は、本発明のデジタルレ
コーダの一実施例の全体構成を示しており、この実施例
においては、同時に３トラックまでの録音、再生動作が
出来るようになっている。全体は図示のとおり、ＣＰＵ
部（図中左側の部分）と、ＤＭＡユニット（音声記録再
生処理装置）（図中右側の部分）とにわかれる。

【００１５】ＣＰＵ部は、ＣＰＵ１と、このＣＰＵ１の
動作を規定するプログラム（詳細は後述）を記憶したプ
ログラムＲＯＭ２と、各種データを記憶するエリア、３
トラックのディスクアクセスを記憶するエリア、ハード
ディスク１２に記憶されている音声データを手動もしく
は自動にて複数に区切ったときの各区切られた音声デー
タ（以下“イベント”と指称する）の識別情報（イベン
ト番号）および記憶位置（オリジナルトラック番号、ス
タートポイントおよびエンドポイント）を含むイベント
アドレステーブル（図１５参照）を記憶するエリア、イ
ベントアドレステーブルに含まれるイベントの識別情報
が各トラック毎にイベントの再生順序に配列され、か
つ、各イベント毎に複数チャンネルのいずれか１つ（本
実施例ではＡまたはＢ）を指定するチャンネル識別情報
が付されて成るイベントコントロールトラック（図１３
参照）を記憶するエリア、再生すべき各イベントの再生
時刻が記録されるとともに、各イベント毎に複数の出力
チャンネルの１つ（本実施例ではＡまたはＢ）を指定す
るチャンネル識別情報が付されて成るイベントトラック
スケジュール（図１４参照）を記憶するエリア、ならび
にワークエリア等を含むＲＡＭ３と、ＣＰＵ１のＩ／Ｏ
ポートに接続された周辺機器である各種ファンクション
キー、データ入力キー等を含むキーボード４、ＣＲＴあ
るいはＬＣＤとそのドライバを含み各種表示を行う表示
装置５とを有する。

【００１６】ＣＰＵ１は、後述するようにリアルタイム
動作時（録音／再生等）において、ＤＭＡユニットのア
ドレスバス、データバスの空き時間に、必要に応じてＤ
ＭＡユニットの各構成要素の制御を行ない、編集時にお
いて、データブロックの並べ換えや、ディスクアクセス
ポインタの操作等を行なう。キーボード４からは、後述
するように、各トラック（以下、Ｔｒとする）の録音／
再生モードの設定、スタート、ストップ、ロケート、編
集点の指定などが行える。プログラムＲＯＭ２，ＲＡＭ
３のアドレス端子には、アドレスバスを介してＣＰＵ１
からアドレス信号が送られ、その出力端子はデータバス
を介してＣＰＵ１にあるいはトランシーバ７に接続され
ている。

【００１７】すなわち、ＣＰＵ部とＤＭＡユニットとを
連結するために、バッファ６、トランシーバ７がＤＭＡ
ユニット内に設けられている。バッファ６はＣＰＵ１と
アドレスバスを介して接続され、更にＤＭＡユニット内
のアドレスバスに連結される。トランシーバ７はＣＰＵ
１とデータバスを介して接続され、更にＤＭＡユニット
内のデータバスに連結される。

【００１８】ＤＭＡユニット内には、Ｔｒ１の為の音声
入出力装置８−１、Ｔｒ２の為の音声入出力装置８−
２、Ｔｒ３の為の音声入出力装置８−３が設けられてい
て、夫々には、アナログ音声信号が独立に入出力可能と
なっている。

【００１９】各音声入出力装置８−１〜８−３の内部に
は、Ａ／Ｄ変換、Ｄ／Ａ変換を選択的に実行する変換器
のほか、サンプリングノイズ除去用のローパスフィル
タ、更にサンプリング周期でクロックを発生するクロッ
ク回路などが含まれている。これらの音声入出力装置８
−１〜８−３においては、当該トラックがレコード（記
録）状態に設定されれば、外部からのアナログ音声信号
をサンプリング周期毎に適宜フィルタリングした後、Ａ
／Ｄ変換して、デジタル音声データを得る。逆に当該ト
ラックがプレイ（再生）状態に設定されれば、予め読み
出されたデジタル音声データをサンプリング周期毎にＤ
／Ａ変換して適宜フィルタリングした後、アナログ音声
信号として出力する。

【００２０】トラックＴｒ１，Ｔｒ２、およびＴｒ３に
それぞれ対応した音声入出力装置８−１，８−２、およ
び８−３のアナログ音声出力端子は、それぞれアウトプ
ットセレクタ１７の３つの音声データ入力端子に接続さ
れている。アウトプットセレクタ１７の音声データ出力
端子は、３つのトラックＴｒ１，Ｔｒ２、およびＴｒ３
につきそれぞれ２つずつ設けられ、一方が出力チャンネ
ルＡに接続され、他方が出力チャンネルＢに接続されて
いる。アウトプットセレクタ１７の制御入力端子は、ト
ランシーバ７およびデータバスを介してＣＰＵ１に接続
されるとともに、デコーダ１３に接続されている。ＣＰ
Ｕ１は、トラックスケジュール（図１４）参照時に、再
生すべきイベントのチャンネル識別情報（ＡまたはＢ）
を読み出して、この識別情報に応じた選択データをトラ
ンシーバ７を介してアウトプットセレクタ１７の制御入
力端子に与える。また、ＣＰＵ１はアウトプットセレク
タ１７に選択データを与えるときには、デコーダ１３を
介してアウトプットセレクタ１７にプレイ状態を指定す
る信号ＷＲを与える。アウトプットセレクタ１７は、ト
ラック毎にＣＰＵ１から与えられる選択データによって
示された出力チャンネルＡまたはＢを選択し、音声入出
力装置８−１乃至８−３から出力される対応イベントを
供給する。アウトプットセレクタ１７の詳細構成につい
ては、後に図３を参照して説明する。

【００２１】Ｔｒ１〜Ｔｒ３の各音声入出力装置８−１
〜８−３は、データバスを介して対応するバッファ９−
１（ＢＵＦ１）、バッファ９−２（ＢＵＦ２）、バッフ
ァ９−３（ＢＵＦ３）とそれぞれ接続され、デジタル音
声データの授受を行う。

【００２２】このバッファ９−１〜９−３はＴｒ１〜Ｔ
ｒ３に夫々対応しており、音声入出力装置８−１〜８−
３との間のデータ転送は、ＤＭＡコントローラ１０にて
直接メモリアクセス（ＤＭＡ）方式により行われる。

【００２３】この各音声入出力装置８−１〜８−３は、
ＤＭＡコントローラ１０に対し、レコーディング時に
は、サンプリング周期で音声入出力装置８−１〜８−３
からバッファ９−１〜９−３方向への１回のサンプリン
グに係るデジタルデータのＤＭＡ転送（シングル転送）
を要求（リクエスト）し（ＤＲＱ信号を送出し（Ｔｒ１
ではＤＲＱ１、Ｔｒ２ではＤＲＱ２、Ｔｒ３ではＤＲＱ
３としてＤＭＡコントローラ１０に与えられる））、Ｄ
ＭＡコントローラ１０からの回答（アクノーレッジが、
Ｔｒ１ではＤＡＫ１、Ｔｒ２ではＤＡＫ２、Ｔｒ３では
ＤＡＫ３としてＤＭＡコントローラ１０から与えられ
る）を受けて、実際のデータ転送が実行される。プレイ
時には、サンプリング周期でバッファ９−１〜９−３か
ら音声入出力装置８−１〜８−３方向への１回のサンプ
リングに係るデジタルデータのＤＭＡ転送（シングル転
送）の要求が、音声入出力装置８−１〜８−３からなさ
れ、上記した場合と同様にＤＭＡコントローラ１０によ
ってデータ転送が実行される。

【００２４】このバッファ９−１〜９−３は、１回もし
くは複数回のデジタル音声データを記憶できる容量をも
ち、例えばＲＡＭをＴｒ１〜Ｔｒ３に３分割し、夫々リ
ングバッファ（最終アドレスと先頭アドレスとが仮想的
につながったバッファ）として使用することで、ＦＩＦ
Ｏバッファとして機能するよう構成されている。

【００２５】このバッファ９−１〜９−３に対するアド
レス指定は、アドレスバスを介してＤＭＡコントローラ
１０などよりなされる。すなわちＤＭＡ転送を行ってい
るときはＤＭＡユニット内のアドレスバス、データバ
ス、制御信号ラインはＤＭＡコントローラ１０が専有す
ることになる。

【００２６】そしてバッファ９−１〜９−３はデータバ
スを介し、更にハードディスクコントローラ（以下、Ｈ
Ｄコントローラとする）１１の制御に従ってハードディ
スク１２とデータの授受を行う。ハードディスク１２と
ＨＤコントローラ１１とはデータバスとコントロール信
号ラインとを介し連結され、ハードディスク１２に対す
るリード／ライトアクセスが全てＨＤコントローラ１１
によりなされる。ハードディスク１２は、Ｔｒ１〜Ｔｒ
３の３トラック分の分割された記憶エリアを有してお
り、バッファ９−１〜９−３とのデータ転送がＤＭＡコ
ントローラ１０によりなされる。これは、ＨＤコントロ
ーラ１１が１つのデータブロックを転送し終ると割込み
（ＩＮＴ）をＣＰＵ１にかけ、次のデータブロックの転
送指示をＣＰＵ１に対し行うことによりなされる。ＣＰ
Ｕ１は、ＨＤコントローラ１１からインタラプト信号Ｉ
ＮＴが到来すると、ＤＭＡコントローラ１０、ＨＤコン
トローラ１１を所望の状態に設定したり、プログラミン
グしたりした後、ＤＭＡ転送を行わせる。この動作の詳
細は後に説明する。

【００２７】ＤＭＡコントローラ１０はプレイ時にあっ
ては、ハードディスク１２から予め指定された量（複数
サンプリング周期分）のデジタル音声データを読み出し
た後、バッファ９−１〜９−３のうちの指定されるバッ
ファへＤＭＡ転送（ブロック転送）するよう動作し、レ
コード時にあっては、指定されたバッファから予め指定
された量（複数サンプリング周期分）のデジタル音声デ
ータを読み出してハードディスク１２の指定される位置
へＤＭＡ転送（ブロック転送）するよう動作する。

【００２８】このハードディスク１２とバッファ９−１
〜９−３との間のデータ転送の際は、ＨＤコントローラ
１１よりＤＭＡコントローラ１０に対し要求信号ＤＲＥ
Ｑを出力し（ＤＭＡコントローラ１０側ではＤＲＱ４と
して受取る）、転送可能となると逆に回答信号ＤＡＣＫ
を受取る（ＤＭＡコントローラ１０側ではＤＡＫ４とし
て出力する）ことで、実際の転送状態となる。

【００２９】このように、ＤＭＡコントローラ１０は、
Ｔｒ１〜Ｔｒ３の音声入出力装置８−１〜８−３とバッ
ファ９−１〜９−３との間の３チャンネル（後述するＣ
Ｈ１〜ＣＨ３）のデータ転送と、順番に選択されたいず
れかのバッファ９−１〜９−３とハードディスク１２と
の間の１チャンネル（後述するＣＨ４）のデータ転送と
の、計４チャンネルの時分割データ転送動作をする。

【００３０】ＣＰＵ１は、ＤＭＡユニット内の各構成要
素の機能、作用を管理するために、アドレスバスを介し
バッファ６にアドレス信号を与えるほか、各構成要素の
指定信号をバッファ６を介しデコーダ１３に供給して、
夫々の指定信号ＣＳを、各音声入出力装置８−１〜８−
３、バッファ９−１〜９−３、ＤＭＡコントローラ１
０、ＨＤコントローラ１１に与える。同時に、トランシ
ーバ７を介し、データバスを経由して種々のデータのや
りとりがＣＰＵ１との間でなされる。

【００３１】更に、ＣＰＵ１から各音声入出力装置８−
１〜８−３のＩＯＷＲ端子にはレコード状態（ライト状
態）とするのかプレイ状態（リード状態）とするのかを
指定する指定信号ＷＲが、バッファ６を介して与えられ
る。

【００３２】また、各バッファ９−１〜９−３、ＤＭＡ
コントローラ１０、ＨＤコントローラ１１に対してもこ
の指定信号（ライト信号）ＷＲと、別の指定信号（リー
ド信号）ＲＤとがバッファ６を介してＣＰＵ１から与え
られ、夫々の構成要素からデータを読み出したり逆にデ
ータを書込んだりするようになる。また、ＤＭＡコント
ローラ１０からも、ＤＭＡ転送状態にあってはこれらの
指定信号ＲＤ、ＷＲを出力するようになる。これらの信
号と各構成要素の機能、動作の関係は後述する。

【００３３】ＤＭＡコントローラ１０は、ＤＭＡ転送を
各構成要素間で行っているとき、ＤＭＡ可能（イネーブ
リング）信号ＤＭＡＥＮＢを“１”にして出力する。そ
の結果、この信号ＤＭＡＥＮＢがインバータ１６を介し
て与えられるアンドゲート１４の出力は“０”となり、
バッファ６、トランシーバ７にはイネーブリング信号Ｅ
が“０”として与えられ、結局ＣＰＵ部とＤＭＡユニッ
トとのデータ、アドレスの授受はできなくなる。このと
き、アンドゲード１５に“１”信号がデコーダ１３より
与えられておれば、アンドゲート１５の出力が“１”と
なってＣＰＵ１にウェイト信号ＷＡＩＴが供給される。

【００３４】つまり、ＣＰＵ１が、ＤＭＡユニットを管
理するために、バッファ６、トランシーバ７を開かせる
べくデコーダ１３に所定の信号を与えているとき、つま
りアンドゲート１４の一入力端にデコーダ１３より
“１”信号を供給しているとき（ＣＰＵ１がバッファ９
−１〜９−３、ＤＭＡコントローラ１０、ＨＤコントロ
ーラ１１、音声入出力装置８−１〜８−３のいずれかに
アクセスするためのアドレス信号を出力すると、デコー
ダ１３の出力はアクティブとなりアンドゲート１４、１
５の夫々の一入力端への出力は“１”となる）、ＤＭＡ
転送を開始するとＣＰＵ１にはウェイト（ＷＡＩＴ）が
かかり、ＤＭＡ転送が優先して実行された後、ウェイト
解除にともなってＣＰＵ１の動作が再開される。

【００３５】また、逆に、ＤＭＡコントローラ１０が、
ＤＭＡ転送を実行しているときに、ＣＰＵ１が例えばＤ
ＭＡコントローラ１０をアクセスしようとしても、アン
ドゲート１５よりウェイト信号ＷＡＩＴが与えられＣＰ
Ｕ１の実行サイクルは途中で引き延ばされて、バッファ
６、トランシーバ７はその間閉じられることになる。

【００３６】結局、ＣＰＵ１が、ＤＭＡユニットの各構
成要素にアクセスできるのは、ＣＰＵ１がＤＭＡユニ
ットの各構成要素をアクセスするためのアドレスを出し
た。信号ＤＭＡＥＮＢがインアクティブ（“０”）つ
まりＤＭＡユニットのデータバスが空いている。の２つ
の条件を満足するときであるが、ＣＰＵ１は上述したよ
うに、ゲート１４、１５の作用によっていつＤＭＡユニ
ットにアクセスするかを考慮することなく処理をすすめ
ることができる。

【００３７】また、ＣＰＵ１は、キー入力やコントロー
ルデータのトリガに応じて直ちにＤＭＡユニットの動作
状態を変えたい場合、ＤＭＡコントローラ１０に対し
て、ＤＭＡコントローラ１０の状態がどのような状態で
あってもＤＭＡ転送を中断する指令ＤＭＡＥＮＤを出力
することができる（これは、ＤＭＡコントローラ１０に
はＥＮＤ信号として与えられる）。

【００３８】＜ＤＭＡコントローラ１０の要部構成＞次
に、ＤＭＡコントローラ１０の一構成例を説明する。Ｄ
ＭＡコントローラ１０は、１バスサイクルが数百ナノ秒
である転送能力をもつ。従って、３トラック分のサンプ
リングデータを転送する時間は１から２マイクロ秒とな
る。

【００３９】サンプリング周波数ｆｓを４８ＫＨｚとし
たとき、１サンプリング時間の間隔は約２１マイクロ秒
となり、サンプリング時間間隔のほとんどは、バッファ
９−１〜９−３とＨＤコントローラ１１、ハードディス
ク１２との間のデータ転送及びＣＰＵ１から各構成要素
のプログラミング時間にあてることが可能となる。

【００４０】さて、その具体例の主要構成は、図２に示
されている。このＤＭＡコントローラ１０は、アドレス
バスと接続される入力側（ＩＮ）のアドレスバッファ１
０１と、出力側（ＯＵＴ）のアドレスバッファ１０２を
有する。入力側のアドレスバッファ１０１に与えられる
アドレス信号によって、レジスタセレクタ１０３の指定
内容が変化し、アドレスレジスタ１０４とコントロール
レジスタ１０５とに存在する所望のレジスタが指定され
ることになる。

【００４１】アドレスレジスタ１０４、コントロールレ
ジスタ１０５には４つのチャンネルＣＨ１〜ＣＨ４のエ
リアがあり、チャンネルＣＨ１〜ＣＨ３は、バッファ９
−１〜９−３と音声入出力装置８−１〜８−３との間の
ＤＭＡ転送を行うためのレジスタであり、チャンネルＣ
Ｈ４は、バッファ９−１〜９−３のうちの指定したバッ
ファとハードディスク１２との間のＤＭＡ転送を行なう
ためのレジスタである。

【００４２】アドレスレジスタ１０４内の各チャンネル
ＣＨ１〜ＣＨ４のレジスタは、対応するバッファ９−１
〜９−３及び指定されたバッファのカレントアドレスと
スタートアドレスとを少なくとも記憶するエリアを有
し、コントロールレジスタ１０５の各チャンネルＣＨ１
〜ＣＨ４のエリアには、例えば、ＤＭＡ転送の方向を指
定するコントロールデータが記憶される。

【００４３】このアドレスレジスタ１０４、コントロー
ルレジスタ１０５の内容は、データバッファ１０６を介
してデータバスに対して入出力可能となっている。そし
て、これらの各構成要素を制御しているのが、タイミン
グコントロールロジック１０７と、サービスコントロー
ラ１０８、チャンネルセレクタ１０９である。

【００４４】サービスコントローラ１０８は、ハードロ
ジックもしくはマイクロプログラム制御構成となってい
て、タイミングコントロールロジック１０７からの信
号、音声入出力装置８−１〜８−３、ＨＤコントローラ
１１からのＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４や、ＣＰ
Ｕ１からのＤＭＡ中断指令ＥＮＤ（ＤＭＡＥＮＤ）を受
けとり、上記各構成要素に対する回答（アクノーレッ
ジ）信号ＤＡＫ１〜ＤＡＫ４、ＤＭＡ転送中を示すＤＭ
Ａ可能（イネーブリング）信号ＤＭＡＥＮＢを出力する
ほか、タイミングコントロールロジック１０７に対し各
種指令を出したり、チャンネルセレクタ１０９に対しチ
ャンネルセレクト信号を出力したりする。チャンネルセ
レクタ１０９は、アドレスレジスタ１０４、コントロー
ルレジスタ１０５のなかの各チャンネルＣＨ１〜ＣＨ４
に対応するレジスタを選択的に指定する。

【００４５】タイミングコントロールロジック１０７
は、デコーダ１３からの指定信号ＣＳ、コントロールレ
ジスタ１０５からのコントロール信号、サービスコント
ローラ１０８からの制御信号を受けて、アドレスバッフ
ァ１０２、データバッファ１０６の入出力制御をするほ
か、アドレスインクリメンタ１１０を動作させて、アド
レスレジスタ１０４のなかの指定されたチャンネルのカ
レントアドレスレジスタをインクリメントする。

【００４６】＜アウトプットセレクタ１７の構成例＞図
３は、図１に示されたアウトプットセレクタ１７の一構
成例を示す。ゲート１７１および１７２の入力には、ト
ラックＴｒ１に対応する音声入出力装置８−１の出力ア
ナログ音声信号が供給される。ゲート１７１および１７
２の出力は、それぞれトラックＴｒ１に対応した出力チ
ャンネルＡおよびＢに接続される。ゲート１７３および
１７４の入力には、トラックＴｒ２に対応する音声入出
力装置８−２の出力アナログ音声信号が供給される。ゲ
ート１７３および１７４の出力は、それぞれトラックＴ
ｒ２に対応した出力チャンネルＡおよびＢに接続され
る。ゲート１７５および１７６の入力には、トラックＴ
ｒ３に対応する音声入出力装置８−３の出力アナログ音
声信号が供給される。ゲート１７５および１７６の出力
は、それぞれトラックＴｒ３に対応した出力チャンネル
ＡおよびＢに接続される。

【００４７】ゲート１７１乃至１７６のオンオフ制御入
力には、レジスタ１７７の第０乃至第５ビット出力が供
給される。ゲート１７１乃至１７６は、オンオフ制御入
力に“１”信号を受けるとオン状態となって、入力音声
信号を出力チャンネルに供給し、オンオフ制御入力に
“０”信号を受けるとオフ状態となって、入力音声信号
を出力しない。

【００４８】ＣＰＵ１は、ＲＡＭ３に記憶されたイベン
トトラックスケジュール（図１４）を参照して、各トラ
ックのイベントの再生時刻を確認するときに、各トラッ
クのイベント毎にチャンネル識別情報（ＡまたはＢ、あ
るいはＡおよびＢ）を読み出して、これら識別情報に対
応した選択データをレジスタ１７７に出力する。このと
きＣＰＵ１は、プレイ状態を指定する信号ＷＲもレジス
タ１７７に出力する。例えば、トラックＴｒ１，Ｔｒ
２、およびＴｒ３の再生イベントのために選択された出
力チャンネルが、それぞれＡ，ＡおよびＢであったとす
ると、ＣＰＵ１はレジスタ１７７の第０乃至第５ビット
位置に、それぞれ選択データ“１”，“０”，“１”，
“０”，“０”および“１”を出力する。これにより、
ゲート１７１および１７３が対応するイベントをトラッ
クＴｒ１およびＴｒ２の出力チャンネルＡに供給し、ゲ
ート１７６が対応するイベントをトラックＴｒ３の出力
チャンネルＢに供給する。このほかトラックＴｒ１につ
いて、チャンネルＡおよびＢの双方に出力することがチ
ャンネル識別情報にて設定されると、レジスタ１７７の
ゲート１７１，１７２に対応するビットは、“１”，
“１”となることは明らかである。

【００４９】＜ＣＰＵ１の全体動作＞以下に、本実施例
の動作について説明する。ＣＰＵ１の動作を示すフロー
チャートが図４、図５および図６に示されている。これ
はプログラムＲＯＭ２に記憶されたプログラム（ソフト
ウェア）よるもので、図４はメインルーチンを示し、図
５は記録再生ルーチンを示し、図６は、ＨＤコントロー
ラ１１からのインタラプト信号ＩＮＴの到来に応答して
実行するインタラプトルーチンを示している。

【００５０】まず図４において、ＣＰＵ１は、電源オン
に応じてメインルーチンをスタートさせ、ステップ４−
０（以下、単に４−０と記す）において各種初期状態を
設定する。そして、４−１においてキー入力を受け、４
−２において何のモードに設定されたかを判断する。

【００５１】ＣＰＵ１が、現在記録／再生モードである
とジャッジすると、図５の５−３に進み、３つあるトラ
ックを順次選択指定し、さらに５−４に進み、各トラッ
クの動作モードをキーボード４の入力指示に従って設定
する。また、ＣＰＵ１はＲＡＭ３に記憶されている図１
４のイベントトラックスケジュール（ＥＴＳ）を参照し
て、各トラックの最初のイベントの出力チャンネル識別
情報を読み出す。図１４の例では、３つのトラックの最
初のイベントには、全て出力チャンネルＡが割当てられ
ているので、ＣＰＵ１は図３のレジスタ１７７の第０乃
至第５ビット位置に、それぞれ選択データ“１”，
“０”，“１”，“０”，“１”および“０”を出力す
る。次にＣＰＵ１は、５−５において、Ａ／Ｄ変換、Ｄ
／Ａ変換のいずれの動作を各音声入出力装置８−１〜８
−３が実行するのか、バッファ６、デコーダ１３を介し
て指定信号ＣＳを順次送出しながらＩＯＷＲを与えてセ
ッティングする。いま、例えばＴｒ１については、プレ
イ状態（従ってＤ／Ａ変換動作状態）、Ｔｒ２及びＴｒ
３は夫々レコード状態（従ってＡ／Ｄ変換動作状態）と
する。図１０に、このようなモード設定した場合の概略
動作の概念図を示す。

【００５２】そして、５−５では、ＤＭＡコントローラ
１０に対し、各Ｔｒ１〜Ｔｒ３についてのバッファ９−
１〜９−３のアドレスを初期化させる。つまり、図２の
アドレスバッファ１０１、レジスタセレクタ１０３、チ
ャンネルセレクタ１０９等により、チャンネルＣＨ１〜
ＣＨ３の各レジスタ（アドレスレジスタ１０４、コント
ロールレジスタ１０５）を指定しながら、データバッフ
ァ１０６を介して初期設定データを入力設定する。

【００５３】ここで、バッファ９−１〜９−３は、リン
グバッファとして循環的に使用されるようになってお
り、初期状態としては、各バッファ９−１〜９−３のス
タートアドレスとカレントアドレスとは一致するようセ
ットされる（図１０に、各バッファ９−１〜９−３のス
タートアドレスとカレントアドレスとが、ＣＨ１〜ＣＨ
３のアドレスレジスタ１０４に記憶されて制御される状
態を模式的に示してある）。

【００５４】続いてＣＰＵ１は５−６の処理を実行し、
ＲＡＭ３内の作業（ワーク）メモリエリアに存在するハ
ードディスク１２の各トラックＴｒ１〜Ｔｒ３に対応す
るディスクアクセスポインタを初期設定する（図１０に
ハードディスク１２の記憶エリアと、ディスクアクセス
ポインタとの関係を示している）。

【００５５】次にＣＰＵ１は、各音声入出力装置８−１
〜８−３のＡ／Ｄ変換動作又はＤ／Ａ変換動作を開始さ
せる（５−７）。続いて、５−８において、ソフトウェ
ア割込みをかけて、ＨＤコントローラ１１が、ハードデ
ィスク１２とバッファ９−１〜９−３のいずれかとの間
のデータ転送のプログラム要求（ＨＤコントローラ１１
がＣＰＵ１に対してインタラプトＩＮＴをかけること）
を行なったとき（後述）と同じ処理を実行する。

【００５６】具体的には、図６に示したフローチャート
に従った動作を３−８で実行することになる。例えば、
Ｔｒ１についてハードディスク１２から、例えばイベン
ト１のデジタル音声データをバッファ９−１にＤＭＡ転
送するために、ＤＭＡコントローラ１０のチャンネルと
してＴｒ１に対応するチャンネルＣＨ１を選定する（６
−１）。また、ＤＭＡコントローラ１０のアドレスレジ
スタ１０４のＣＨ１のエリアからカレントアドレスおよ
びスタートアドレスを読み出して、バッファ９−１から
のまたはバッファ９−１へのデータ転送可能数（録音時
ではバッファ９−１のデータ充満領域の量すなわちバッ
ファ９−１からのデータ転送可能数、再生時ではバッフ
ァ９−１の空き領域の量すなわちバッファ９−１へのデ
ータ転送可能数）を算出する（６−１）。

【００５７】次に、当該トラック（ここでは、トラック
Ｔｒ１）が録音モードか再生モードか判断する（６−
２）。録音モードであれば、ＤＭＡコントローラ１０お
よびＨＤコントローラ１１をプログラムして、バッファ
９−１からＨＤコントローラ１０へのデータ転送を行う
（６−８）。より具体的に述べるとＤＭＡコントローラ
１０に対するプログラミングは、ＣＨ１のスタートアド
レスをＣＨ４のスタートアドレスおよびカレントアドレ
スにコピーすることにより行う。ＣＨ４のカレントアド
レスは、単位量のデータがバッファ９−１からＨＤコン
トローラ１１に転送される毎に増加する。ＨＤコントロ
ーラ１１に対するプログラミングは、ＲＡＭ３の作業メ
モリからＴｒ１のディスクアクセスポインタを読み出
し、このポインタと、６−１で算出したバッファ９−１
からＨＤコントローラ１１へのデータ転送可能数と、６
−２において検出されたモード（録音モード）とによっ
て行う。

【００５８】この結果、ＨＤコントローラ１１は、いま
の場合、バッファ９−１からハードディスク１２への方
向のＤＭＡ転送を、ＤＭＡコントローラ１０に要求し
（ＤＲＥＱを出力し）、ＤＭＡコントローラ１０は対応
するＤＭＡ転送を実行することになる。続いて、ＣＰＵ
１は、ディスクアクセスポインタを、上述した転送処理
を実行した結果とるであろう値まで更新する（６−
９）。すなわち、バッファ９−１とハードディスク１２
との間のデータ転送は、この後、ＤＭＡコントローラ１
０が全て実行することになり、ＣＰＵ１はこのＤＭＡ転
送が完了したときのハードディスク１２のアドレスをデ
ィスクアクセスポインタにセットするのである。

【００５９】図６の６−２において、再生モードと判断
されると、ＣＰＵ１は、ＲＡＭ３中のディスクアクセス
ポインタが属するイベントトラックスケジュールＥＴＳ
中の現イベントの残りデータ数を算出する（６−３）。
イベントトラックスケジュールＥＴＳは、各トラック毎
に生成され、図１４に示すように、各イベントの番号と
開始時刻を決定する。この各イベントのハードディスク
１２上の位置は、イベントアドレステーブルＥＡＴ（図
１５）を参照して決定される。このＥＴＳ，ＥＡＴの作
成については後述する。

【００６０】ＲＡＭ３中のディスクアクセスポインタ
は、音声入出力装置８−１、８−２または８−３（この
例では８−１）が現在再生している音声データの記憶位
置を指示するのではなく、次にバッファ９−１、９−２
または９−３（この例では９−１）に転送すべきハード
ディスク１２に記憶されたデータブロックの先頭を示
す。ディスクアクセスポインタは前述のように、アドレ
スデータからなっている。いま、ディスクアクセスポイ
ンタの値が５２０とすると、このポインタが属するイベ
ントは、図１４の例ではイベント１である。この場合、
残りデータ数は図１５から、７９９−（５２０−１）＝２８０である。

【００６１】次に、６−４において、今求めた残りデー
タ数と６−１で算出された転送可能データ数とが比較さ
れ、転送可能データ数の方が大きければ、当該イベント
のデータをバッファ９−１に転送する（６−５）。い
ま、前述のようにディスクアクセスポインタの値が５２
０、残りデータ数が２８０、データ転送可能数が５００
とすると、２８０＜５００であるから、ディスクアクセ
スポインタが示すディスク１２のアドレス５２０から２
８０個分のアドレスに記憶された音声データがバッファ
９−１に転送される。

【００６２】このディスク１２からバッファ９−１への
データ転送は、ＤＭＡコントローラ１０およびＨＤコン
トローラ１１をプログラムして行う。ＤＭＡコントロー
ラ１０に対するプログラミングは、ＣＨ１のスタートア
ドレスをＣＨ４のスタートアドレスおよびカレントアド
レスにコピーすることにより行う。ＣＨ４のカレントア
ドレスは、単位量のデータがハードディスク１２からバ
ッファ９−１に転送される毎に増加する。ＨＤコントロ
ーラ１１に対するプログラミングは、ディスクアクセス
ポインタの値（この例では５２０）、６−３で算出した
現テーブル要素の残りデータ数（この例では２８０）、
および６−２で検出されたモード（この例では再生モー
ド）によって行う。

【００６３】この結果、ＨＤコントローラ１１は、ハー
ドディスク１２からバッファ９−１の方向ヘのＤＭＡ転
送を、ＤＭＡコントローラ１０に要求し（ＤＲＥＱを出
力し）、ＤＭＡコントローラ１０は対応するＤＭＡ転送
を実行することになる。続いて、ＣＰＵ１は、ディスク
アクセスポインタを、この転送処理を実行した結果とる
べき値に更新する（６−６）。上述の例（図１４）で
は、ディスクアクセスポインタは８００に更新されて次
のテーブル要素（図１４の例では上から２番目のテーブ
ル要素）に移行する。そして、バッファ９−１へのデー
タ転送可能数も更新する（この例では、２２０とな
る）。

【００６４】そして、再びステップ６−３に戻って、デ
ィスクアクセスポインタが属するイベントトラックスケ
ジュールＥＴＳの現イベント、すなわちイベント１２の
残りデータ数を算出する（この例では図１５より８００
から１１９９までなので４００）。次に、残りデータ数
（４４０）とバッファ９−１へのデータ転送可能数（２
２０）とを比較する（６−４）。今度の場合、残りデー
タ数がデータ転送可能数より大きいので、６−４から６
−７に進み、ハードディスク１２のアドレス８００から
２２０個のデータが転送される。さらに、６−９に進
み、ディスクアクセスポインタが１０２０に更新され
る。そしてメインルーチン（図５）にリターンする。

【００６５】後の説明でも明らかになるとおり、最初の
割込みルーチン（図６）が起動されて、ＨＤコントロー
ラ１１が一度動かされると、あとは、ＣＰＵ１が指定し
たデータブロックの転送が終了するたびに、ＨＤコント
ローラ１１から割込みがなされる（ＩＮＴ信号がＣＰＵ
１に与えられる）ので、ＣＰＵ１が行なうのは、録音／
再生動作の終了になったか、キー入力があったか、また
はコントロールデータに指示しておいたトリガがかかっ
たかの判断を行うのみである。

【００６６】３つのトラックの最初のイベント（図１４
の例では、イベント１，４および３）がハードディスク
１２からバッファ９−１，９−２および９−３、音声入
出力装置８−１，８−２および８−３、アウトプットセ
レクタ１７のゲート１７１乃至１７６を介して選択され
た出力チャンネル（図１４の例では、Ａ，Ａ，Ａ）に出
力されると、次に、ＣＰＵ１は再びトラックスケジュー
ルを参照して（５−９）、各トラックの２番目のイベン
トのチャンネル識別情報を読み出す。２番目のイベント
のチャンネル識別情報が最初のイベントの識別情報と同
一であれば（５−１０のＮＯ）、ＣＰＵ１は５−１２の
処理を行い、異なっていれば（５−１０のＹＥＳ）、Ｃ
ＰＵ１は５−１２の処理の前に出力チャンネル変更の処
理を行う（５−１１）。

【００６７】図１４の例では、３つのトラックの２番目
のイベントには、それぞれチャンネルＢ，ＡおよびＢが
割り当てられているので、ＣＰＵ１はレジスタ１７７の
第０，１，４および５ビット位置のデータをそれぞれ
“０”、“１”、“０”および“１”に書き替える。こ
れにより、ゲート１７２，１７３および１７６がオン状
態となり、ゲート１７１，１７４および１７５がオフ状
態となる。

【００６８】すなわちＣＰＵ１は、５−１２において、
ディスクアクセスポインタ（ＲＡＭ３）を参照し、メモ
リエリアオーバーか否か、つまり終了か否かをジャッジ
し（５−１３）、ＹＥＳの場合は、各音声入出力装置８
−１〜８−３のＡ／Ｄ変換、Ｄ／Ａ変換動作を停止（５
−１４）させ、図４の４−１に戻る。ＮＯの場合は、キ
ー入力状態を参照し（５−１５）、もし変化がなけれ
ば、トラックスケジュールを参照すべく５−９の処理へ
もどり、以下５−９〜５−１６をくりかえす。

【００６９】そして、５−１６において何らかの変化が
あると、５−１６から５−１７に進み、ＣＰＵ１は、Ｄ
ＭＡ転送を一時中断して、新たな設定をすべく、ＤＭＡ
コントローラ１０に対するＤＭＡ中止指令（ＤＭＡＥＮ
Ｄ）を出力する。続けて、新たな入力指示等に従って、
ＤＭＡコントローラ１０、音声入出力装置８−１〜８−
３をプログラムし（５−１８）、再びＤＭＡ動作を再開
すべく５−１９に進み、上述した５−８と同様に図６の
インタラプトルーチンを実行した後、５−９へもどる。

【００７０】このように、ＣＰＵ１は、記録（プレイ）
／再生（レコード）時にあっては、５−４〜５−８の初
期設定を行なった後は、５−９、５−１０、５−１１、
５−１２、５−１３、５−１５、５−１６、５−１７、
５−１８、および５−１９をくりかえし実行し、キーボ
ード４での変更指示（例えば、あるトラックについてポ
ーズ（Ａ／Ｄ、Ｄ／Ａの中断）あるいはパンチイン／ア
ウト（Ａ／Ｄ、Ｄ／Ａの動作の切換）等）や、編集時に
得たコントロールデータの変化に応答して、即時にＤＭ
Ａ転送制御を中断し、プログラムを変更した上で、再び
同様の処理を実行するように動作する。

【００７１】図４の４−２において、ＣＰＵ１が現在コ
ントロールトラック作成制御モードにあると判断する
と、４−２から４−４に進み、イベントコントロールト
ラックの作成を行う。このトラック作成の前に、ハード
ディスク１２に記憶されている音声データをイベント化
する。イベント化とは、手動指定操作などによって時間
軸上に連続した音声データを複数に区切り、各区切られ
た音声データ（イベント）を識別するためのイベント番
号、および区切られた区間を示すデータ（スタートポイ
ントとエンドポイント）を作り出すことを意味する。イ
ベント番号、スタートポイントおよびエンドポイント
は、ＲＡＭ３のイベントアドレステーブル（ＥＡＴ）に
登録される。スタートポイントおよびエンドポイント
は、当該イベントが記憶されるハードディスク１２のス
タートアドレスおよびエンドアドレスに相当する。イベ
ントアドレステーブルの例は、上述したように図１５に
示されている。図１５のアトリビュート欄のＧはグルー
プ化を意味し、例えばイベント５はイベント１２と１３
をグループ化したことを示す。また、イベント１４およ
び１５は、イベント７を分割した結果作成されたイベン
トである。

【００７２】イベント化が完了すると、イベントコント
ロールトラック（ＥＣＴ）が作成される。ＥＣＴは上述
のように、イベントアドレステーブル（ＥＡＴ）に含ま
れるイベントの識別情報（イベント番号）が各トラック
毎にイベントの再生順序に配列され、かつ、各イベント
毎に複数の出力チャンネルのうちの１つを指定するチャ
ンネル識別情報が付されて成るものである。ＥＣＴの例
は、図１３に示されている。

【００７３】次に、ＥＣＴ作成処理の一例について説明
する。この処理では時間が既知であるものとする。ま
ず、ＣＰＵ１は、時間軸および前イベントのエンドポイ
ントＥn-1を表示装置５に表示する。次に編集者（ユー
ザ）がキーボード４のキーを操作して、入力トラック、
入力イベントおよびスタートポイントならびに出力チャ
ンネルを指定する。次に、ＣＰＵ１は、キー操作により
指定されたスタートポイントＳnと、その前のイベント
のエンドポイントＥn-1とを比較し、前者が後者より大
きければ、スタートポイントの時間とイベント番号をイ
ベントトラックスケジュール（ＥＴＳ）に書込み、ＥＡ
ＴからエンドポイントＥnを計算する。次に、スタート
ポイントnがその前のイベントのエンドポイントＥn-1よ
り小さいか、両者が等しければ、新たな入力トラック、
入力イベントおよびスタートポイントが指定されるのを
待つ。上述の処理は、編集者がキーボード４を介して終
了指令を入力するまで続けられ、イベントコントロール
トラックＥＣＴおよびイベントトラックスケジュールＥ
ＴＳが作成される。

【００７４】図１３は、このようにして作成されたイベ
ントコントロールトラックＥＣＴの一例を示す。図１３
のＥＣＴ−１、ＥＣＴ−２、ＥＣＴ−３は、それぞれＴ
ｒ１、Ｔｒ２およびＴｒ３に対応する。

【００７５】図１４は、上述のＥＣＴ処理の結果作成さ
れたイベントトラックスケジュールＥＴＳの一例を示
す。ＥＴＳは上述のように、各トラック毎に各イベント
の再生開始時刻が記録されるとともに、各イベント毎に
複数の出力チャンネルのいずれか１つを指定するチャン
ネル識別情報が付されたテーブルであり、ＲＡＭ３に記
憶される。

【００７６】コントロールトラック作成制御モードの終
了が検出されると、ＣＰＵ１は４−１において再びキー
入力を調べる。

【００７７】４−２において、ＣＰＵ１が、現在、エデ
ィット（ＥＤＩＴ）モードにあると判断すると、４−２
から４−５に進み、編集するトラックやポイント、どの
ような編集をするのか（例えば、ある時間指定したポイ
ントに録音した音のタイミングを前後にずらしたり、修
正、削除したりすること）をＣＰＵ１は判断し、各種編
集作業を実行する。この編集作業は、特には詳述しない
が、ＨＤコントローラ１１とＤＭＡコントローラ１０と
に対するハードディスク１２からの読み出しアクセスポ
イントのプログラムや、ＲＡＭ３への転送、ＲＡＭ３を
用いての各種編集、そして編集後のデジタル音声データ
のハードディスク１２への再格納作業、アクセスポイン
トの指定等を、ＣＰＵ１の制御下で実行する。ＣＰＵ１
は、編集作業の終了を検出すると、４−１において再び
キー入力を調べる。

【００７８】＜音声入出力装置８−１〜８−３の動作＞
次に図７を参照して、音声入出力装置８−１〜８−３の
動作状態を説明する。このフローチャートは、マイクロ
プログラム制御によるものであっても、ハードロジック
制御によるものであってもよく、機能実現手段は種々選
択できる。

【００７９】さて、７−１においてＣＰＵ１から当該音
声入出力装置の指定信号ＣＳが到来している（アクティ
ブとなっている）か否かジャッジし、ＹＥＳならば７−
２において、ＣＰＵ１より動作状態（レコード、プレ
イ、ストップ等）が設定される。これは図５の５−５、
５−１８に応答してなされる。

【００８０】そして、７−１においてＮＯの判断がなさ
れると７−３において、当該音声入出力装置８−１〜８
−３がレコード状態であるのかプレイ状態であるのか判
断し、レコード状態と判断されると、７−３から７−４
乃至７−９の処理へ進み、プレイ状態と判断されると７
−１０乃至７−１５の処理へ進む。

【００８１】先ずレコード状態に設定された音声入出力
装置（いまの場合音声入出力装置８−２、８−３）の動
作を説明する。７−４において、サンプリング時刻とな
ったか否か判断し、サンプリング時刻となるまで、この
７−４をくりかえす。なお、サンプリング時刻の判断
は、音声入出力装置８−１〜８−３内部に夫々ハードタ
イマーをもってその出力によって行ってもよく、あるい
は共通なハードタイマーを設けてその出力に従って各音
声入出力装置が動作するようにしてもよい。後の説明か
らも理解されるとおり、各音声入出力装置８−１〜８−
３のサンプリング周波数を別々にすることも可能であ
る。

【００８２】さて、７−４において、ＹＥＳの判断がな
されると、与えられるアナログ音声信号は、サンプルホ
ールド（Ｓ／Ｈ）され、Ａ／Ｄ変換される。続いて、７
−６において、ＤＭＡコントローラ１０に対してＤＭＡ
転送要求ＤＲＱをアクティブにして出力する。

【００８３】ＤＭＡコントローラ１０は、この要求信号
ＤＲＱを受けとり、ＤＭＡ転送を行うべく、その回答信
号ＤＡＫを出力する（この場合の詳細動作は後述す
る）。従って、音声入出力装置８−１〜８−３（いまの
場合レコード状態である音声入出力装置８−２又は８−
３）は、７−７の判断がＹＥＳとなると、７−８に進
み、Ａ／Ｄ変換して得たデジタル音声データをデータバ
スに出力し、対応するバッファ９−１〜９−３（いまの
場合バッファ９−２又は９−３）へ送る。そして、７−
９にて、ＤＭＡ転送要求ＤＲＱをインアクティブにす
る。従って、いまの場合、音声入出力装置８−２、８−
３にあっては、サンプリング周期毎に、外部から与えら
れるアナログ音声信号をデジタル音声信号に変換し、後
述するようにＤＭＡコントローラ１０にて夫々指定され
るバッファ９−２、９−３のカレントアドレスに転送す
る（図１０参照）。

【００８４】また、７−３においてプレイ状態と判断さ
れると、７−１０に進み、ＤＭＡコントローラ１０に対
しＤＭＡ転送要求ＤＲＱをアクティブにし、ＤＭＡコン
トローラ１０から回答信号ＤＡＫの到来を待って（７−
１１）、データバス上のデジタル音声データを取込み
（７−１２）、上記要求ＤＲＱをインアクティブにする
（７−１３）。このときのＤＭＡコントローラ１０の動
作は後述するが、いまの場合図１０に示すとおり、Ｔｒ
１に対応するバッファ９−１のカレントアドレスの内容
（これはすでにハードディスク１２のＴｒ１のエリアの
内容が転送記録されている）が、以上の操作で音声入出
力装置８−１に入力設定されることになる。そして、サ
ンプリング時刻となったか否か判断する（７−１４）。
このサンプリング時刻の到来の検出は、７−４において
述べたことと同じである。

【００８５】そして、７−１４でＹＥＳとなると７−１
５に進みＤ／Ａ変換及びローパスフィルタリングを実行
した上でアナログ音声信号を外部に出力する。

【００８６】以上レコード状態の場合と、プレイ状態の
場合との１つのサンプリング時刻における動作を説明し
たが、７−９、７−１５の各処理の終了後７−１にもど
り以下同様にして次々とサンプリング時刻に対する処理
を実行する。

【００８７】図１１は、音声入出力装置８−１〜８−３
の動作タイムチャートを示しており、いまの場合Ｔｒ１
の音声入出力装置８−１がプレイモードとなっていて、
サンプリング時刻ｔとサンプリング時刻ｔ＋１の間で、
サンプリング要求（ＤＲＱ）が発生し、ＤＭＡコントロ
ーラ１０内のチャンネルＣＨ１の制御によって、バッフ
ァ９−１から音声入出力装置８−１への方向のＤＭＡ転
送がなされ、サンプリング時刻ｔ＋１に同期して、Ｄ／
Ａ変換動作がなされる。

【００８８】一方、いまの場合Ｔｒ２、Ｔｒ３の音声入
出力装置８−２、８−３においては、レコードモードと
なっており、サンプリング時刻ｔあるいはｔ＋１に同期
して、Ａ／Ｄ変換が行われ、その後にＤＭＡコントロー
ラ１０に対してＤＭＡ転送命令が出力される。そしてＤ
ＭＡ転送が、Ｔｒ２、Ｔｒ３の順番で（同時にＤＭＡ要
求があった場合の優先順位が、ＣＨ１＞ＣＨ２＞ＣＨ３
＞ＣＨ４となっている関係によるもの）実行され、音声
入出力装置８−２、８−３からバッファ９−２、９−３
へデータ転送がなされることになる。

【００８９】＜ＤＭＡコントローラ１０の動作＞次に、
図８を参照してＤＭＡコントローラ１０の動作を説明す
る。この図８のフローチャートは、図２のサービスコン
トローラ１０８がマイクロプログラム制御で動作するの
を表わしているとしてもよく、あるいは、ハードロジッ
クでＤＭＡコントローラ１０が機能実現をしているとし
てもよい。

【００９０】先ず、８−１において、ＣＰＵ１からの指
定信号ＣＳが到来している（アクティブとなっている)
か否か判断し、ＹＥＳならば、リード信号ＲＤ、ライト
信号ＷＲのいずれがＣＰＵ１から与えられているか判断
し、リード信号ＲＤならば８−３に進み、アドレスバス
を介して与えられるアドレス信号にて指定されるレジス
タ１０４、１０５の内容をデータバスを介して出力して
ＣＰＵ１がリードできるようにし、逆にライト信号ＷＲ
ならば８−４に進み、指定したレジスタにデータバスを
介して所望のデータを入力設定することになる。この８
−３、８−４の処理は、ＣＰＵ１のメインルーチンの５
−５、５−１８などの処理に対応する。従って、８−４
の処理によって図２の各レジスタ１０４、１０５には所
望のデータがセットされることになる。

【００９１】そして、このようなＣＰＵ１からのＤＭＡ
コントローラ１０に対するアクセスやプログラムが終る
と指定信号ＣＳはインアクティブとされ、８−１から８
−５に処理は進むことになる。

【００９２】８−５では、各音声入出力装置８−１〜８
−３からＤＭＡ転送要求ＤＲＱ１〜ＤＲＱ３がきている
か、ＨＤコントローラ１１からＤＭＡ転送要求ＤＲＥＱ
（ＤＲＱ４）がきているか判断し、もし、いずれかから
要求が来ていると８−６に進み、ＤＭＡ可能信号ＤＭＡ
ＥＮＢを“１”に（アクティブ）にし、ＤＭＡユニット
内のアドレスバスとデータバスをＤＭＡコントローラ１
０が専有するようにし、ＣＰＵ１からのアクセスを受け
付けなくする。

【００９３】続いて、複数の要求に際しては、チャンネ
ルＣＨ１〜ＣＨ４の順の優先順位に従って、チャンネル
を選択する（８−７）。例えば、図１１の例ではサンプ
リング直後にＴｒ２、Ｔｒ３の音声入出力装置８−２、
８−３からのデータ転送要求が同時になされるがＴｒ２
の優先順位が高いので、先にＣＨ２のＤＭＡ転送を行う
ことになる。また後の説明でも理解されるとおり、ＣＨ
４の優先順位が最下位なので、ハードディスク１２とバ
ッファ９−１〜９−３のうちの１つとの間でデータ転送
を行っているときに、いずれかの音声入出力装置８−１
〜８−３からデータ転送の要求がなされると、後者のデ
ータ転送を先に優先的に行うようになる。続いて、選択
したチャンネル（いま、例えばＣＨ２）のカレントアド
レス（アドレスレジスタ１０４のＣＨ２のカレントアド
レスレジスタの内容）をアドレスバスに出力する（８−
８）。そして、選択したチャンネル（いま、例えばＣＨ
２）のコントロールレジスタ１０５の内容を参照し、Ｄ
ＭＡ転送をいずれの方向へ行うか決定し（８−９）、も
しバッファ９−１〜９−３から他の要素（Ｉ／Ｏ）への
転送なら８−１０から８−１１へ進んで、バッファ９−
１〜９−３のうちの選択しているバッファに対しリード
信号ＲＤを与え、逆に他の要素（Ｉ／Ｏ）からバッファ
９−１〜９−３への転送ならば８−１２に進み、当該バ
ッファに対してライト信号ＷＲを与える。

【００９４】しかる後、回答信号ＤＡＫをアクティブに
する（８−１３）。その結果、いまの場合、Ｔｒ２の音
声入出力装置８−２は、７−７、７−８（図７）の処理
によって、サンプリングした音声データをデータバスに
送出し、バッファ９−２のカレントアドレスのエリア
に、ＤＭＡコントローラ１０が書込むことになる（図１
０参照）。

【００９５】８−１４では、データ転送が終了したの
で、上記リード信号ＲＤ又はライト信号ＷＲ、回答信号
ＤＡＫをインアクティブにし、８−１５で当該チャンネ
ル（いまＣＨ２）のカレントアドレス（図２のアドレス
レジスタ１０４内）の内容を＋１する。この８−１５の
動作により、バッファ９−１〜９−３に対して新たなサ
ンプリング音声データが書込まれる都度、あるいは新た
に音声データが読出される都度、アップカウントされる
ことになる。そして、８−１５の処理の後、８−１へも
どる。

【００９６】先程の状態（図１１参照）では、Ｔｒ２と
Ｔｒ３との音声入出力装置８−２、８−３よりデータ転
送要求がＤＭＡコントローラ１０に対してなされてお
り、これまでにＴｒ２についてのみデータ転送の実行を
したのであるから続く８−５においてはＹＥＳの判断が
なされる。以下Ｔｒ３に関して、音声入出力装置８−３
からバッファ９−３への方向のデータ転送が、８−７乃
至８−１０、８−１２乃至８−１５を実行することによ
り上記した場合と同様にしてなされる。

【００９７】このようなデータ転送が完了すると８−５
から８−１６に進み、ＤＭＡ可能信号を“０”（インア
クティブ）にして、ＤＭＡユニット内のデータバス、ア
ドレスバスをＤＭＡコントローラ１０が専有するのを中
止し、ＣＰＵ１からのアクセスを受付けられるようにす
る。

【００９８】以上Ｔｒ２、Ｔｒ３に関し、音声入出力装
置８−２、８−３から夫々対応するバッファ９−２、９
−３へのデータ転送について説明したが、Ｔｒ１につい
ては、逆に、バッファ９−１から音声入出力装置８−１
へのデータ転送がＤＭＡコントローラ１０によってなさ
れる。

【００９９】図１１に示してあるとおり、サンプリング
時間ｔとｔ＋１の中間で、Ｔｒ１に対応する音声入出力
装置８−１は、ＤＭＡコントローラ１０に要求信号ＤＲ
Ｑを出力する（図７、７−１０）。

【０１００】これに応答し、ＤＭＡコントローラ１０
は、上記した場合と同様に８−５〜８−７を実行し、８
−８において、バッファ９−１の読み出すべきアドレス
を示すアドレスデータをアドレスバスを介して与える。
８−９、８−１０の実行により、８−１１に進み、今回
はバッファ９−１に対し読み出し信号ＲＤを与え、８−
１３で回答信号ＤＡＫを“１”とする。

【０１０１】その結果、バッファ９−１の指定アドレス
のデジタル音声データは、データバスを介して、Ｔｒ１
の音声入出力装置８−１へ転送され取込まれることにな
る。しかる後、８−１４、８−１５の処理を経て８−１
へもどる。

【０１０２】また、ＤＭＡコントローラ１０は、ハード
ディスク１２とバッファ９−１〜９−３との間のデータ
転送も行う。この場合は、チャンネルＣＨ４のアドレス
レジスタ１０４、コントロールレジスタ１０５が使用さ
れる。この動作は、ＣＰＵ１のインタラプトルーチン
（図６）の実行によって、ＤＭＡコントローラ１０に対
する設定／制御動作、およびＨＤコントローラ１１に対
するプログラミング動作の後、実行される。

【０１０３】このＤＭＡコントローラ１０に対するＣＰ
Ｕ１の設定／制御動作に対応して、ＤＭＡコントローラ
１０は、８−３、８−４の処理を行なう。即ち、ＣＰＵ
１は今回チャンネルＣＨ４によってデータ転送するトラ
ックを決定し、そのトラックに対応するバッファのスタ
ートアドレス（つまり前回当該バッファとハードディス
ク１２とのデータ転送を行ったブロックデータの次のア
ドレス）をＣＨ４のスタートアドレスレジスタ（図２の
アドレスレジスタ１０４内）にセットし、このトラック
についての今回のデータ転送数をスタートアドレスとカ
レントアドレス（前回データ転送をハードディスク１２
との間で行った後に歩進したアドレス）との差からＣＰ
Ｕ１は得るとともに、このトラックについてのカレント
アドレスをスタートアドレスにコピーする。

【０１０４】ＣＰＵ１は、動作中のトラックに対応する
バッファ９−１〜９−３とハードディスク１２との間の
データ転送を各トラック毎に順番に行うようになり、各
トラック毎に、前回のデータ転送（ブロック転送）に続
くデータ転送を行うようになる。図１０の例では、例え
ばＴｒ１については、ハードディスク１２から、図示の
スタートアドレス（ＣＨ１）とカレントアドレス（ＣＨ
１）の間の空白部分に対応するデータ量の転送をこれか
ら行うようになる（他のトラックについてもデータ転送
の方向は逆であるが、同様の制御によることは明らかで
ある）。なお、プレイモードのバッファ（９−１が該
当）およびレコードモードのバッファ（９−２、９−３
が該当）では斜線部分が音声入力されたデータ部分に対
応する。

【０１０５】そして、ＣＰＵ１は、ＨＤコントローラ１
１に対しプログラミングを行った上で、実際の転送要求
をＨＤコントローラ１１から発生させて、ＤＭＡ転送を
開始させる。

【０１０６】ＤＭＡコントローラ１０では、８−５にお
いて、ＨＤコントローラ１１から転送要求があることを
検知すると、上記した場合と同様にして、８−６〜８−
９を実行した後、バッファ９−１〜９−３からハードデ
ィスク１２方向へのデータ転送の要求か、ハードディス
ク１２からバッファ９−１〜９−３方向へのデータ転送
の要求か８−１０において判断し、前者ならば８−１１
へ、後者ならば８−１２へ進んだ後、８−１３〜８−１
５の各処理を実行する。このとき、１回の転送操作で、
例えば１サンプル分のデジタル音声データの転送がなさ
れるので、この８−５〜８−１５の動作を複数回くりか
えし実行して、ブロック転送がなされる。このハードデ
ィスク１２とバッファ９−１〜９−３とのデータ転送に
ついては、ＨＤコントローラ１１の動作も大きく関連す
るので、後に更に説明する。

【０１０７】そして、ＤＭＡ転送が完了すると、要求信
号ＤＲＱ１〜４が到来しなくなり、８−５から８−１６
へ進み、ＤＭＡ可能信号ＤＭＡＥＮＢを“０”（インア
クティブ）とする。

【０１０８】＜ＨＤコントローラ１１の動作＞次に、図
９を参照してＨＤコントローラ１１の動作を説明する。
このＨＤコントローラ１１は、ハードロジックによって
も、マイクロプログラム制御によってもよく、いずれに
しても図９の動作フローの機能を実現する。

【０１０９】まず、ＣＰＵ１から指定信号ＣＳが与えら
れているか判断する（９−１）。これは、ＣＰＵ１のイ
ンタラプトルーチンにて与えられる。ＮＯの場合はもと
にもどるが、ＹＥＳの場合は、９−２に進みＣＰＵ１か
らリード信号ＲＤが与えられているか、ライト信号ＷＲ
が与えられているか判断し、リード時にはＨＤコントロ
ーラ１１内部の指定データ（アドレスレジスタの内容
等）をデータバスを介してＣＰＵ１へ出力する。

【０１１０】また、ライト信号ＷＲが与えられていると
きは９−２から９−４に進み、今回ＤＭＡコントローラ
１０のチャンネルＣＨ４にてＤＭＡ転送するバッファと
ハードディスク１２とのデータ転送方向を設定し、９−
５にて、アクセスするハードディスク１２のアクセスポ
イントを設定する。これは、ＣＰＵ１がＲＡＭ３から得
ている当該トラックのディスクアクセスポインタによ
る。

【０１１１】続いて９−６において、転送データ数（デ
ジタル音声データ数）をＨＤコントローラ１１の内部カ
ウンタに設定する。この転送データ数は、図６のＣＰＵ
１のインタラプトルーチンによって得ている。

【０１１２】このように、９−４〜９−６を実行するこ
とによってＣＰＵ１の制御のもとでＨＤコントローラ１
１はプログラムされ、その後ＨＤコントローラ１１はＤ
ＭＡコントローラ１０に対しデータ転送の要求をする
（９−７）。このことからも理解されるとおり、ＣＰＵ
１は、ＨＤコントローラ１１からインタラプト信号ＩＮ
Ｔを受けると、次のトラックに対応する（つまり、いま
Ｔｒ１〜Ｔｒ３は全て動作中とすると、Ｔｒ１、Ｔｒ
２、Ｔｒ３、Ｔｒ１……の順で）ＤＭＡ転送の設定、制
御をＤＭＡコントローラ１０に対し実行し、ＨＤコント
ローラ１１をプログラムする。その後、ＣＰＵ１はＨＤ
コントローラ１１とＤＭＡコントローラ１０とから離れ
て、相互のインタラクションで実際のＤＭＡ転送を実行
させる。

【０１１３】ＨＤコントローラ１１は、９−７の次に９
−８へ進み、ＤＭＡコントローラ１０から回答信号ＤＡ
ＣＫ（ＤＡＫ４）を受けとる（図８、８−１３参照）ま
で９−８をくりかえす。

【０１１４】９−８の判断がＹＥＳとなると、９−９に
進みＤＭＡコントローラ１０のＣＨ４の動作によって、
１サンプルのデジタル音声データの転送が行われ、９−
６にて設定した転送カウンタを１だけダウンカウントす
る（９−１０）。続く９−１１において、予め設定して
おいた転送データ数分のデータ転送が完了したか上記転
送カウンタの内容に従ってジャッジし、ＮＯならば再び
９−８へもどる。従って、ＤＭＡコントローラ１０にお
いては、ＨＤコントローラ１１から設定したデータ数の
転送（ブロック転送）が終了するまで、転送要求ＤＲＱ
４を続けて受けとることになり、この転送要求に従って
８−５〜８−１５の処理（図８）を実行し、それに応答
する形でＨＤコントローラ１１側では９−８〜９−１１
の処理を実行する。

【０１１５】そして、転送終了が９−１１にて判断され
ると、９−１２に進み、ＨＤコントローラ１１からＤＭ
Ａコントローラ１０に対してのデータ転送の要求ＤＲＥ
Ｑ（ＤＲＱ４）を“０”（インアクティブ）とする。そ
して、次のトラックに関してハードディスク１２とバッ
ファ９−１〜９−３のいずれかとのデータ転送を行わせ
るために、ＨＤコントローラ１１はＣＰＵ１へインタラ
プト信号ＩＮＴを与える（９−１３）。これに応答し
て、ＣＰＵ１はインタラプトルーチン（図５）を実行す
ることは上述したとおりである。

【０１１６】＜ハードディスク１２とバッファ９−１〜
９−３との間のデータ転送動作＞以上までの説明で、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送についても理解されるところとなったが、図１
０と図１２とを参照して、ＤＭＡコントローラ１０に対
してＤＭＡ要求がなされ、それに対してＤＭＡコントロ
ーラ１０が時分割で対応している様子を以下に説明す
る。

【０１１７】既に述べたとおり、図１０に示す設定状態
にあっては、Ｔｒ１についてはプレイ状態、Ｔｒ２、Ｔ
ｒ３についてはレコード状態となっていて、夫々の音声
入出力装置８−１〜８−３から毎サンプリングタイム
（図１２のｆｓ）にバッファ９−１〜９−３とのデータ
転送要求がＤＭＡコントローラ１０になされる。

【０１１８】これは、ＣＰＵ１がＨＤコントローラ１１
をプログラミングしている間（図９の９−４〜９−７）
も生じる。ＤＭＡコントローラ１０は、音声入出力装置
８−１〜８−３からのデータ転送要求があると、上述し
たようにＤＭＡ可能信号ＤＭＡＥＮＢを出力し（図８の
８−６）、ＣＰＵ１によるＨＤコントローラ１１のプロ
グラミングを中断（ＷＡＩＴ）して、各チャンネルＣＨ
１〜ＣＨ３によるＤＭＡ転送の完了後に、それを再開さ
せる（図１２参照）。

【０１１９】また、ＣＨ４によるＤＭＡ転送により、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送が順次行われているときも、上記各音声入出力
装置８−１〜８−３から各サンプリングタイム毎（図１
２のｆｓ）にデータ転送要求がなされる。

【０１２０】このとき、ＤＭＡコントローラ１０では、
図８の８−７の判断により優先度の高いチャンネル（Ｃ
Ｈ１〜ＣＨ３）のデータ転送を先に行うようになる。こ
の間は、ＤＭＡコントローラ１０へＨＤコントローラ１
１からデータ転送要求ＤＲＱ４が出力され続けている
（図９、９−７参照）ものの、ＤＭＡコントローラ１０
から回答信号ＤＡＫ４がもどってこないので、次のデー
タ転送を待機している（９−８をくりかえしている）こ
とになる。

【０１２１】従って、マクロ的には、ＤＭＡコントロー
ラ１０は図１２に示されたとおり、Ｔｒ１、Ｔｒ２、Ｔ
ｒ３のハードディスク１２とバッファ９−１〜９−３と
の間のＤＭＡ転送（ブロック転送）をくりかえすことに
なるが、ミクロ的には、ＨＤコントローラ１１に対する
プログラミング中も、実際のＤＭＡ転送中（ＣＨ４によ
る）も、あるいは休止（アイドル）中も、サンプリング
タイミング毎に、バッファ９−１〜９−３と音声入出力
装置８−１〜８−３との間のＤＭＡ転送（シングル転
送）を、ＣＨ１〜ＣＨ３の各チャンネルによって実行す
ることになり、サンプリングタイミング毎のＡ／Ｄ変
換、Ｄ／Ａ変換に十分速度的にも対処できる。

【０１２２】なお、上記実施例では、ＣＰＵ１がトラッ
クスケジュール参照時に、再生すべきイベントのチャン
ネル識別情報を読み出しているが、コントロールトラッ
クを参照して再生すべきイベントのチャンネル識別情報
を読み出してもよい。

【０１２３】また、上記実施例においては、イベントト
ラックスケジュールＥＴＳ（図１４）とイベントアドレ
ステーブルＥＡＴ（図１５）とを参照して、次々と読み
出すべきイベントのアドレスを決定したが、図１６に示
すように、各イベントのハードディスク１２上の始点、
終点を示すスタートアドレス、エンドアドレスを含む再
生スケジュールテーブルをＲＡＭ３中に形成して、この
再生スケジュールテーブルに基づくようにしてもよく、
更にこれに出力チャンネルを指示するデータをあわせて
記憶するようにしてもよい。

【０１２４】また、上記実施例では出力チャンネルの数
を２としているが、本発明はこれに限定されず、何個で
も出力チャンネルを設けることができる。また、各出力
チャンネルを合成、分配等して外部出力することもでき
る。更に複数の出力チャンネルから同じイベントを出力
させることも当然可能である。

【０１２５】

【発明の効果】請求項１に記載のデジタルレコーダによ
れば、音声データの出力動作を行う複数の音声出力チャ
ンネル手段を設け、音声データを複数に区切って形成さ
れるイベントの識別情報がイベントの再生順序に配列さ
れ、かつ、イベント毎に複数の音声出力チャンネル手段
のいずれかを指定するチャンネル識別情報が付されて成
るコントロールトラックを記憶しておき、チャンネル識
別情報に応じて複数の音声出力チャンネル手段を選択し
て対応するイベントを選択した音声出力チャンネル手段
に供給するようにしたので、１つのパートに含まれる複
数のイベントを選択した１つあるいはそれ以上の音声出
力チャンネル手段から出力できるから、音声データの再
生に際し、複雑なミューティング操作を行う必要がな
い。

【０１２６】請求項２に記載のデジタルレコーダによれ
ば、各トラックに対応して複数の音声出力チャンネル手
段を設け、各トラックのイベント毎にチャンネル識別情
報を付したので、１つのパートに含まれる複数のイベン
トを選択した１つあるいはそれ以上の音声出力チャンネ
ル手段から出力できるから、音声データの再生に際し、
ミューティング操作を行う必要がない。

【０１２７】請求項３に記載のデジタルレコーダによれ
ば、再生されるべき各イベントの再生開始時刻が記録さ
れるとともに、各イベント毎に複数の音声出力チャンネ
ル手段のいずれかを指定するチャンネル識別情報が付さ
れて成るトラックスケジュールを記憶しておき、チャン
ネル識別情報に応じて複数の音声出力チャンネル手段の
１つあるいはそれ以上を選択して対応するイベントを選
択した音声出力チャンネル手段に供給するようにしたの
で、請求項１のレコーダと同様に複雑なミューティング
操作が不要となる。

【図面の簡単な説明】

【図１】本発明のデジタルレコーダの一実施例の全体構
成を示すブロック図である。

【図２】図１のＤＭＡコントローラ１０の要部の具体例
を示すブロック図である。

【図３】図１のアウトプットセレクタ１７の一構成例を
示すブロック図である。

【図４】図１のＣＰＵ１のメインルーチンを示すフロー
チャートである。

【図５】図４のＣＰＵ１の記録再生ルーチンの詳細を示
すフローチャートである。

【図６】図１のＣＰＵ１のインタラプトルーチンを示す
フローチャートである。

【図７】図１の音声入出力装置８−１乃至８−３の動作
を示すフローチャートである。

【図８】図１のＤＭＡコントローラ１０の動作を示すフ
ローチャートである。

【図９】図１のＨＤコントローラ１１の動作を示すフロ
ーチャートである。

【図１０】図１のデジタルレコーダの全体的動作を示す
概念図である。

【図１１】図１のデジタルレコーダの各トラック毎のＤ
／ＡおよびＡ／Ｄ変換動作、ならびにＤＭＡ転送を示す
タイムチャートである。

【図１２】図１のハードディスク１２とバッファ９−１
乃至９−３との間のＤＭＡ転送の状態を示すタイムチャ
ートである。

【図１３】イベントコントロールトラック（ＥＣＴ）の
一例を示す説明図である。

【図１４】イベントトラックスケジュール（ＥＴＳ）の
一例を示す説明図である。

【図１５】イベントアドレステーブル（ＥＡＴ）の一例
を示す説明図である。

【図１６】再生スケジュールテーブルの一例を示す説明
図である。

【符号の説明】

１ＣＰＵ３ＲＡＭ８−１，８−２，８−３音声入出力装置１７アウトプットセレクタ１７１，１７２，１７３，１７４，１７５，１７６ゲ
ート１７７レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】音声データの入力動作を行う音声入力手
段と、音声の出力動作をそれぞれ行う複数の音声出力チ
ャンネル手段と、前記音声入力手段から供給されるデジ
タル音声データを記憶する音声データ記憶手段と、前記
音声データ記憶手段に記憶されている音声データを複数
に区切って形成されるイベントの識別情報および記憶位
置を含むイベントアドレステーブルを記憶する手段と、
前記イベントアドレステーブルに含まれるイベントの識
別情報がイベントの再生順序に配列され、かつ、各イベ
ント毎に前記複数の音声出力チャンネル手段のいずれか
１つを指定するチャンネル識別情報が付されて成るコン
トロールトラックを記憶する手段と、前記コントロール
トラックのチャンネル識別情報に応じて前記複数の音声
出力チャンネル手段のうち選択した音声出力チャンネル
手段に対応するイベントを供給するチャンネル選択手段
とを具備するデジタルレコーダ。
【請求項２】複数のトラックにそれぞれ対応して音声
の入力動作を行う複数の音声入力手段と、音声の出力動
作をそれぞれ行う複数の音声出力チャンネル手段と、前
記音声入力手段から供給されるデジタル音声データを記
憶できる複数のトラック分の記憶エリアを持つ音声デー
タ記憶手段と、前記音声データ記憶手段に記憶されてい
る音声データを複数に区切って形成されるイベントの識
別情報および記憶位置を含むイベントアドレステーブル
を記憶する手段と、前記イベントアドレステーブルに含
まれるイベントの識別情報が各トラック毎にイベントの
再生順序に配列され、かつ、各イベント毎に前記複数の
音声出力チャンネル手段のうちの１つを指定するチャン
ネル識別情報が付されて成るコントロールトラックを記
憶する手段と、前記コントロールトラックのチャンネル
識別情報に応じて前記複数の音声出力チャンネル手段の
うち選択した音声出力チャンネル手段に対応するイベン
トを供給するチャンネル選択手段とを具備するデジタル
レコーダ。
【請求項３】音声データの入力動作を行う音声入力手
段と、音声の出力動作をそれぞれ行う複数の音声出力チ
ャンネル手段と、前記音声入力手段から供給されるデジ
タル音声データを記憶する音声データ記憶手段と、前記
音声データ記憶手段に記憶されている音声データを複数
に区切って形成されるイベントの識別情報および記憶位
置を含むイベントアドレステーブルを記憶する手段と、
再生すべき各イベントの再生開始時刻が記録されるとと
もに、各イベント毎に前記複数の出力チャンネルのいず
れか１つを指定するチャンネル識別情報が付されて成る
トラックスケジュールを記憶する手段と、前記トラック
スケジュールのチャンネル識別情報に応じて前記複数の
音声出力チャンネル手段のうち選択した音声出力チャン
ネル手段に対応するイベントを供給するチャンネル選択
手段とを具備するデジタルレコーダ。