JPH04369754A - デジタルレコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声信号等をデジタル
的に記録再生、さらには編集することが可能なデジタル
レコーダに関する。

【０００２】

【従来の技術】本出願人による特願平２−１２３７８８
号に開示されているデジタルレコーダにおいては、記録
時、音声信号は音声入出力装置に含まれるＡ／Ｄ変換器
によりアナログ信号からデジタル信号に変換され、一旦
バッファメモリに記憶される。バッファメモリに記憶さ
れたデジタル信号データは、ハードディスクからなる外
部記憶装置に転送され、記憶される。一方、音声信号の
再生時には、外部記憶装置から読出されたデジタル信号
データは一旦バッファメモリに記憶される。そして、バ
ッファメモリに記憶されたデジタル信号データは音声入
出力装置に転送され、音声入出力装置に含まれるＤ／Ａ
変換器によりデジタル信号からアナログ信号に変換され
、スピーカ等に供給される。

【０００３】音声入出力装置とバッファメモリとの間の
デジタル信号データの転送と、バッファメモリと外部記
憶装置との間のデジタル信号データの転送とは、ダイレ
クトメモリアクセス（以下、ＤＭＡと略称）コントロー
ラからなるデータ転送手段によって実行される。このデ
ータ転送手段は中央処理装置によって管理される。

【０００４】

【発明が解決しようとする課題】上述した従来のデジタ
ルレコーダは、音声入出力装置の入出力デジタル信号デ
ータを必要なときに中央処理装置に供給することができ
なかった。

【０００５】本発明は、音声入出力装置等の信号入出力
手段の入出力デジタル信号データを、データ転送手段の
動作に影響を与えることなく、必要なときに中央処理装
置に供給することのできるデジタルレコーダを提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】請求項１に記載のデジタ
ルレコーダは、データ転送手段（実施例においてはＤＭ
Ａコントローラ１０）が信号入出力手段（実施例におい
ては音声入出力装置８−１乃至８−３）とバッファ手段
（実施例においてはバッファ９−１乃至９−３）との間
のデジタル信号データ（実施例においてはデジタル音声
信号データ）の転送を実行しているときに、信号入出力
手段に入出力されるデジタル信号データを一時的に記憶
し、中央処理手段（実施例においてはＣＰＵ１）から読
取指令が出力されたときに、一時的に記憶したデジタル
信号データを中央処理手段に供給するインターフェース
手段（実施例においてはインターフェース装置２０）を
備えることを大きな特徴とする。

【０００７】このインターフェース装置２０は、実施例
においては、データレジスタ２２とアンドゲート２３に
より構成される。

【０００８】また、請求項２に記載のデジタルレコーダ
は、データ転送手段（実施例においてはＤＭＡコントロ
ーラ１０）が信号入出力手段（実施例においては音声入
出力装置８−１乃至８−３）とバッファ手段（実施例に
おいてはバッファ９−１乃至９−３）との間のデジタル
信号データ（実施例においてはデジタル音声信号データ
）の転送を実行しているときに、信号入出力手段に入出
力されるデジタル信号データの最大値を求めて一時的に
記憶し、中央処理手段（実施例においてはＣＰＵ１）か
ら読取指令が出力されたときに、一時的に記憶したデジ
タル信号データの最大値を中央処理手段に供給するイン
ターフェース手段（実施例においてはインターフェース
装置２０）とを備えることを特徴とする。

【０００９】このインターフェース装置２０は、実施例
においては、最大値レジスタ２４、アンドゲート２５、
比較器２６、ラッチ２７により構成される。

【００１０】

【作用】請求項１に記載のデジタルレコーダにおいては
、実施例との対応で言うと、インターフェース装置２０
が音声入出力装置８−１乃至８−３に入出力されるデジ
タル音声信号データを一時記憶し、ＣＰＵ１からの読取
指令に応じて、ＣＰＵ１にデジタル音声信号データを供
給するから、ＣＰＵ１は必要なときに、例えばリアルタ
イムでデジタル音声信号データを得ることができる。 また、インターフェース装置２０がデジタル音声信号デ
ータを獲得（一時記憶）するのは、ＤＭＡコントローラ
１０がデータ転送を実行しているときなので、ＤＭＡコ
ントローラ１０の動作に影響を与えることはない。

【００１１】請求項２に記載のデジタルレコーダにおい
ては、実施例との対応で述べるならば、インターフェー
ス装置２０が音声入出力装置８−１乃至８−３に入出力
されるデジタル音声信号データの最大値を求めて一時記
憶し、ＣＰＵ１からの要求（読取指令）に応じてＣＰＵ
１に供給するから、ＣＰＵ１はデジタル音声信号データ
のピーク値を知ることができ、また、例えばＣＰＵ１が
最大値を求める周期を適当に指定することにより、デジ
タル音声信号データのエンベロープを求めることができ
る。

【００１２】

【実施例】以下、この発明のデジタルレコーダの好適な
実施例を図面を参照して説明する。

【００１３】〈全体構成〉図１は、本発明のデジタルレ
コーダの一実施例の全体構成を示しており、この実施例
においては、同時に３トラックまでの録音、再生動作が
出来るようになっている。全体は、図示のとおり、中央
処理装置（以下、ＣＰＵという）部（図中左側の部分）
と、ＤＭＡユニット（音声記録再生処理装置）（図中右
側の部分）とにわかれる。

【００１４】ＣＰＵ部は、ＣＰＵ１と、このＣＰＵ１の
動作を規定するプログラム（詳細は後述）を記憶したプ
ログラムＲＯＭ２と、各種データを記憶するエリア、３
トラックのカレントポインタを記憶するエリア、ならび
にワークエリア等を含むＲＡＭ３と、ＣＰＵ１のＩ／Ｏ
ポートに接続された周辺機器である各種ファンクション
キー、データ入力キー等を含むキーボード４、ＣＲＴあ
るいはＬＣＤとそのドライバを含み各種表示を行う表示
装置５とを有する。

【００１５】ＣＰＵ１は、後述するようにリアルタイム
動作時（録音／再生等）において、ＤＭＡユニットのア
ドレスバス、データバスの空き時間に、必要に応じてＤ
ＭＡユニットの各構成要素の制御を行ない、編集時にお
いて、データブロックの並べ換えや、ディスクアクセス
ポインタの操作等を行なう。キーボード４からは、後述
するように、各トラック（以下、Ｔｒとする）の録音／
再生モードの設定、スタート、ストップ、ロケート、編
集点の指定などが行える。プログラムＲＯＭ２，ＲＡＭ
３のアドレス端子には、アドレスバスを介してＣＰＵ１
からアドレス信号が送られ、その出力端子はデータバス
を介してＣＰＵ１にあるいはトランシーバ７に接続され
ている。

【００１６】すなわち、ＣＰＵ部とＤＭＡユニットとを
連結するために、バッファ６、トランシーバ７およびイ
ンターフェース装置２０がＤＭＡユニット内に設けられ
ている。バッファ６はＣＰＵ１とアドレスバスを介して
接続され、更にＤＭＡユニット内のアドレスバスに連結
される。トランシーバ７はＣＰＵ１とデータバスを介し
て接続され、更にＤＭＡユニット内のデータバスに連結
される。インターフェース装置２０は、データバス、ア
ドレスバスおよび初期値書込制御線ＷＲＩを介してＣＰ
Ｕ１と接続されるとともに、後述の音声入出力装置８−
１〜８−３とバッファ９−１〜９−３との間に設けられ
たデータバス、ならびに後述のＤＭＡコントローラ１０
と音声入出力装置８−１〜８−３との間に設けられた回
答信号線ＤＡＫ１，ＤＡＫ２およびＤＡＫ３を介してＤ
ＭＡユニットに接続されている。

【００１７】ＤＭＡユニット内には、Ｔｒ１の為の音声
入出力装置８−１、Ｔｒ２の為の音声入出力装置８−２
、Ｔｒ３の為の音声入出力装置８−３が設けられていて
、夫々には、アナログ音声信号が独立に入出力可能とな
っている。

【００１８】各音声入出力装置８−１〜８−３の内部に
は、Ａ／Ｄ変換、Ｄ／Ａ変換を選択的に実行する変換器
のほか、サンプリングノイズ除去用のローパスフィルタ
、更にサンプリング周期でクロックを発生するクロック
回路などが含まれている。これらの音声入出力装置８−
１〜８−３においては、当該トラックがレコード（記録
）状態に設定されれば、外部からのアナログ音声信号を
サンプリング周期毎に適宜フィルタリングした後、Ａ／
Ｄ変換して、デジタル音声データを得る。逆に当該トラ
ックがプレイ（再生）状態に設定されれば、予め読み出
されたデジタル音声データをサンプリング周期毎にＤ／
Ａ変換して適宜フィルタリングした後、アナログ音声信
号として出力する。

【００１９】Ｔｒ１〜Ｔｒ３の各音声入出力装置８−１
〜８−３は、データバスを介して対応するバッファ９−
１（ＢＵＦ１）、バッファ９−２（ＢＵＦ２）、バッフ
ァ９−３（ＢＵＦ３）とそれぞれ接続され、デジタル音
声データの授受を行う。

【００２０】このバッファ９−１〜９−３はＴｒ１〜Ｔ
ｒ３に夫々対応しており、音声入出力装置８−１〜８−
３との間のデータ転送は、ＤＭＡコントローラ１０にて
直接メモリアクセス（ＤＭＡ）方式により行われる。

【００２１】この各音声入出力装置８−１〜８−３は、
ＤＭＡコントローラ１０に対し、レコーディング時には
、サンプリング周期で音声入出力装置８−１〜８−３か
らバッファ９−１〜９−３方向への１回のサンプリング
に係るデジタルデータのＤＭＡ転送（シングル転送）を
要求（リクエスト）し（ＤＲＱ信号を送出し（Ｔｒ１で
はＤＲＱ１、Ｔｒ２ではＤＲＱ２、Ｔｒ３ではＤＲＱ３
としてＤＭＡコントローラ１０に与えられる））、ＤＭ
Ａコントローラ１０からの回答（アクノーレッジが、Ｔ
ｒ１ではＤＡＫ１、Ｔｒ２ではＤＡＫ２、Ｔｒ３ではＤ
ＡＫ３としてＤＭＡコントローラ１０から与えられる）
を受けて、実際のデータ転送が実行される。プレイ時に
は、サンプリング周期でバッファ９−１〜９−３から音
声入出力装置８−１〜８−３方向への１回のサンプリン
グに係るデジタルデータのＤＭＡ転送（シングル転送）
の要求が、音声入出力装置８−１〜８−３からなされ、
上記した場合と同様にＤＭＡコントローラ１０によって
データ転送が実行される。

【００２２】このバッファ９−１〜９−３は、１回もし
くは複数回のデジタル音声データを記憶できる容量をも
ち、例えばＲＡＭをＴｒ１〜Ｔｒ３に３分割し、夫々リ
ングバッファ（最終アドレスと先頭アドレスとが仮想的
につながったバッファ）として使用することで、ＦＩＦ
Ｏバッファとして機能するよう構成されている。

【００２３】このバッファ９−１〜９−３に対するアド
レス指定は、アドレスバスを介してＤＭＡコントローラ
１０などよりなされる。すなわちＤＭＡ転送を行ってい
るときはＤＭＡユニット内のアドレスバス、データバス
、制御信号ラインはＤＭＡコントローラ１０が専有する
ことになる。

【００２４】そしてバッファ９−１〜９−３はデータバ
スを介し、更にハードディスクコントローラ（以下、Ｈ
Ｄコントローラとする）１１の制御に従ってハードディ
スク１２とデータの授受を行う。ハードディスク１２と
ＨＤコントローラ１１とはデータバスとコントロール信
号ラインとを介し連結され、ハードディスク１２に対す
るリード／ライトアクセスが全てＨＤコントローラ１１
によりなされる。ハードディスク１２は、Ｔｒ１〜Ｔｒ
３の３トラック分の分割された記憶エリアを有しており
、バッファ９−１〜９−３とのデータ転送がＤＭＡコン
トローラ１０によりなされる。これは、ＨＤコントロー
ラ１１が１つのデータブロックを転送し終ると割込み（
ＩＮＴ）をＣＰＵ１にかけ、次のデータブロックの転送
指示をＣＰＵ１に対し行うことによりなされる。ＣＰＵ
１は、ＨＤコントローラ１１からインタラプト信号ＩＮ
Ｔが到来すると、ＤＭＡコントローラ１０、ＨＤコント
ローラ１１を所望の状態に設定したり、プログラミング
したりした後、ＤＭＡ転送を行わせる。この動作の詳細
は後に説明する。

【００２５】ＤＭＡコントローラ１０はプレイ時にあっ
ては、ハードディスク１２から予め指定された量（複数
サンプリング周期分）のデジタル音声データを読み出し
た後、バッファ９−１〜９−３のうちの指定されるバッ
ファへＤＭＡ転送（ブロック転送）するよう動作し、レ
コード時にあっては、指定されたバッファから予め指定
された量（複数サンプリング周期分）のデジタル音声デ
ータを読み出してハードディスク１２の指定される位置
へＤＭＡ転送（ブロック転送）するよう動作する。

【００２６】このハードディスク１２とバッファ９−１
〜９−３との間のデータ転送の際は、ＨＤコントローラ
１１よりＤＭＡコントローラ１０に対し要求信号ＤＲＥ
Ｑを出力し（ＤＭＡコントローラ１０側ではＤＲＱ４と
して受取る）、転送可能となると逆に回答信号ＤＡＣＫ
を受取る（ＤＭＡコントローラ１０側ではＤＡＫ４とし
て出力する）ことで、実際の転送状態となる。

【００２７】このように、ＤＭＡコントローラ１０は、
Ｔｒ１〜Ｔｒ３の音声入出力装置８−１〜８−３とバッ
ファ９−１〜９−３との間の３チャンネル（後述するＣ
Ｈ１〜ＣＨ３）のデータ転送と、順番に選択されたいず
れかのバッファ９−１〜９−３とハードディスク１２と
の間の１チャンネル（後述するＣＨ４）のデータ転送と
の、計４チャンネルの時分割データ転送動作をする。

【００２８】ＣＰＵ１は、ＤＭＡユニット内の各構成要
素の機能、作用を管理するために、アドレスバスを介し
バッファ６にアドレス信号を与えるほか、各構成要素の
指定信号をバッファ６を介しデコーダ１３に供給して、
夫々の指定信号ＣＳを、各音声入出力装置８−１〜８−
３、バッファ９−１〜９−３、ＤＭＡコントローラ１０
、ＨＤコントローラ１１に与える。同時に、トランシー
バ７を介し、データバスを経由して種々のデータのやり
とりがＣＰＵ１との間でなされる。

【００２９】更に、ＣＰＵ１から各音声入出力装置８−
１〜８−３のＩＯＷＲ端子にはレコード状態（ライト状
態）とするのかプレイ状態（リード状態）とするのかを
指定する指定信号ＷＲが、バッファ６を介して与えられ
る。

【００３０】また、各バッファ９−１〜９−３、ＤＭＡ
コントローラ１０、ＨＤコントローラ１１に対してもこ
の指定信号（ライト信号）ＷＲと、別の指定信号（リー
ド信号）ＲＤとがバッファ６を介してＣＰＵ１から与え
られ、夫々の構成要素からデータを読み出したり逆にデ
ータを書込んだりするようになる。また、ＤＭＡコント
ローラ１０からも、ＤＭＡ転送状態にあってはこれらの
指定信号ＲＤ、ＷＲを出力するようになる。これらの信
号と各構成要素の機能、動作の関係は後述する。

【００３１】ＤＭＡコントローラ１０は、ＤＭＡ転送を
各構成要素間で行っているとき、ＤＭＡ可能（イネーブ
リング）信号ＤＭＡＥＮＢを“１”にして出力する。そ
の結果、この信号ＤＭＡＥＮＢがインバータ１６を介し
て与えられるアンドゲート１４の出力は“０”となり、
バッファ６、トランシーバ７にはイネーブリング信号Ｅ
が“０”として与えられ、結局ＣＰＵ部とＤＭＡユニッ
トとのデータ、アドレスの授受はできなくなる。このと
き、アンドゲード１５に“１”信号がデコーダ１３より
与えられておれば、アンドゲート１５の出力が“１”と
なってＣＰＵ１にウェイト信号ＷＡＩＴが供給される。

【００３２】つまり、ＣＰＵ１が、ＤＭＡユニットを管
理するために、バッファ６、トランシーバ７を開かせる
べくデコーダ１３に所定の信号を与えているとき、つま
りアンドゲート１４の一入力端にデコーダ１３より“１
”信号を供給しているとき（ＣＰＵ１がバッファ９−１
〜９−３、ＤＭＡコントローラ１０、ＨＤコントローラ
１１、音声入出力装置８−１〜８−３のいずれかにアク
セスするためのアドレス信号を出力すると、デコーダ１
３の出力はアクティブとなりアンドゲート１４、１５の
夫々の一入力端への出力は“１”となる）、ＤＭＡ転送
を開始するとＣＰＵ１にはウェイト（ＷＡＩＴ）がかか
り、ＤＭＡ転送が優先して実行された後、ウェイト解除
にともなってＣＰＵ１の動作が再開される。

【００３３】また、逆に、ＤＭＡコントローラ１０が、
ＤＭＡ転送を実行しているときに、ＣＰＵ１が例えばＤ
ＭＡコントローラ１０をアクセスしようとしても、アン
ドゲート１５よりウェイト信号ＷＡＩＴが与えられＣＰ
Ｕ１の実行サイクルは途中で引き延ばされて、バッファ
６、トランシーバ７はその間閉じられることになる。

【００３４】結局、ＣＰＵ１が、ＤＭＡユニットの各構
成要素にアクセスできるのは、■ＣＰＵ１がＤＭＡユニ
ットの各構成要素をアクセスするためのアドレスを出し
た。■信号ＤＭＡＥＮＢがインアクティブ（“０”）つ
まりＤＭＡユニットのデータバスが空いている。の２つ
の条件を満足するときであるが、ＣＰＵ１は上述したよ
うに、ゲート１４、１５の作用によっていつＤＭＡユニ
ットにアクセスするかを考慮することなく処理をすすめ
ることができる。

【００３５】また、ＣＰＵ１は、キー入力やコントロー
ルデータのトリガに応じて直ちにＤＭＡユニットの動作
状態を変えたい場合、ＤＭＡコントローラ１０に対して
、ＤＭＡコントローラ１０の状態がどのような状態であ
ってもＤＭＡ転送を中断する指令ＤＭＡＥＮＤを出力す
ることができる（これは、ＤＭＡコントローラ１０には
ＥＮＤ信号として与えられる）。

【００３６】〈ＤＭＡコントローラ１０の要部構成〉次
に、ＤＭＡコントローラ１０の一構成例を説明する。Ｄ
ＭＡコントローラ１０は、１バスサイクルが数百ナノ秒
である転送能力をもつ。従って、３トラック分のサンプ
リングデータを転送する時間は１から２マイクロ秒とな
る。

【００３７】サンプリング周波数ｆｓを４８ＫＨｚとし
たとき、１サンプリング時間の間隔は約２１マイクロ秒
となり、サンプリング時間間隔のほとんどは、バッファ
９−１〜９−３とＨＤコントローラ１１、ハードディス
ク１２との間のデータ転送及びＣＰＵ１から各構成要素
のプログラミング時間にあてることが可能となる。

【００３８】さて、その具体例の主要構成は、図２に示
されている。このＤＭＡコントローラ１０は、アドレス
バスと接続される入力側（ＩＮ）のアドレスバッファ１
０１と出力側（ＯＵＴ）のアドレスバッファ１０２を有
する。入力側のアドレスバッファ１０１に与えられるア
ドレス信号によって、レジスタセレクタ１０３の指定内
容が変化し、アドレスレジスタ１０４とコントロールレ
ジスタ１０５とに存在する所望のレジスタが指定される
ことになる。

【００３９】アドレスレジスタ１０４、コントロールレ
ジスタ１０５には４つのチャンネルＣＨ１〜ＣＨ４のエ
リアがあり、チャンネルＣＨ１〜ＣＨ３は、バッファ９
−１〜９−３との間のＤＭＡ転送を行うためのレジスタ
であり、チャンネルＣＨ４は、バッファ９−１〜９−３
のうちの指定したバッファとハードディスク１２との間
のＤＭＡ転送を行うためのレジスタである。

【００４０】アドレスレジスタ１０４内の各チャンネル
ＣＨ１〜ＣＨ４のレジスタは、対応するバッファ９−１
〜９−３及び指定されたバッファのカレントアドレスと
スタートアドレスとを少なくとも記憶するエリアを有し
、コントロールレジスタ１０５の各チャンネルＣＨ１〜
ＣＨ４のエリアには、例えば、ＤＭＡ転送の方向を指定
するコントロールデータが記憶される。

【００４１】このアドレスレジスタ１０４、コントロー
ルレジスタ１０５の内容は、データバッファ１０６を介
してデータバスに対して入出力可能となっている。そし
て、これらの各構成要素を制御しているのが、タイミン
グコントロールロジック１０７と、サービスコントロー
ラ１０８、チャンネルセレクタ１０９である。

【００４２】サービスコントローラ１０８は、ハードロ
ジックもしくはマイクロプログラム制御構成となってい
て、タイミングコントロールロジック１０７からの信号
、音声入力装置８−１〜８−３、ＨＤコントローラ１１
からのＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４や、ＣＰＵ１
からのＤＭＡ中断指令ＥＮＤ（ＤＭＡＥＮＤ）を受けと
り、上記各構成要素に対する回答（アクノーレッジ）信
号ＤＡＫ１〜ＤＡＫ４、ＤＭＡ転送中を示すＤＭＡ可能
（イネーブリング）信号ＤＭＡＥＮＢを出力するほか、
タイミングコントロールロ１０７に対し各種指令を出し
たり、チャンネルセレクタ１０９に対しチャンネルセレ
クト信号を出力したりする。チャンネルセレクタ１０９
は、アドレスレジスタ１０４、コントロールレジスタ１
０５の中の各チャンネルＣＨ１〜ＣＨ４に対応するレジ
スタを選択的に指定する。

【００４３】タイミングコントロールロジック１０７は
、デコーダ１３からの指定信号ＣＳ、コントロールレジ
スタ１０５からのコントロール信号、サービスコントロ
ーラ１０８からの制御信号を受けて、アドレスバッファ
１０２、データバッファ１０６の入出力制御をするほか
、アドレスインクリメンタ１１０を動作させて、アドレ
スレジスタ１０４の中の指定されたチャンネルのカレン
トアドレスレジスタをインクリメントする。

【００４４】〈インターフェース装置２０の構成〉イン
ターフェース装置２０は、ＤＭＡコントローラ１０が音
声入出力装置８−１〜８−３とバッファ９−１〜９−３
との間のデジタル信号データの転送を実行しているとき
に、音声入出力装置８−１〜８−３に入出力されるデジ
タル信号データを一時的に記憶し、ＣＰＵ１から読取指
令が出力されたときに、一時的に記憶したデジタル信号
データをＣＰＵ１に供給する第１部分（データレジスタ
２２およびアンドゲート２３）と、ＤＭＡコントローラ
１０が音声入出力装置８−１〜８−３とバッファ９−１
〜９−３との間のデジタル信号データの転送を実行して
いるときに、音声入出力装置８−１〜８−３に入出力さ
れるデジタル信号データの最大値を一定周期毎に求めて
一時的に記憶し、ＣＰＵ１から読取指令が出力されたと
きに、一時的に記憶したデジタル信号データの最大値を
ＣＰＵ１に供給する第２部分（最大値レジスタ２４、ア
ンドゲート２５、比較器２６およびラッチ２７は、イン
ターフェース装置２０）とを備えている。

【００４５】図３は、インターフェース装置２０の一構
成例を示す。図３を参照するに、チャンネル１用インタ
ーフェース回路２０−１は、音声入出力装置８−１およ
びバッファ９−１に対応する。チャンネル２用インター
フェース回路２０−２は、音声入出力装置８−２および
バッファ９−２に対応する。チャンネル３用インターフ
ェース回路２０−３は、音声入出力装置８−３およびバ
ッファ９−３に対応する。インターフェース回路２０−
１，２０−２および２０−３の構成は同一なので、ここ
ではインターフェース回路２０−１についてだけ説明す
る。

【００４６】インターフェース回路２０−１において、
データレジスタ２２のデータ入力は音声入出力装置８−
１〜８−３に入出力されるデジタル音声データを伝送す
るデータバスに接続される。データレジスタ２２のデー
タ出力は、ＣＰＵ１へのデータバスに接続される。アン
ドゲート２３の一方の入力には、ＣＰＵアドレスバスお
よびデコーダ２１を介してＣＰＵ１から供給される読取
書込セレクト指令Ｓ１１が供給され、アンドゲート２３
の他方の入力には、ＤＭＡコントローラ１０からの回答
信号ＤＡＫ１が供給される。読取書込セレクト指令Ｓ１
１は、“Ｌ”のとき読取指令であり、“Ｈ”のとき書込
指令である。回答信号ＤＡＫ１は、“Ｈ”のときデータ
転送許可を示す。アンドゲート２３の出力は、データレ
ジスタ２２のラッチイネーブル端子ＬＥに供給される。 読取書込セレクト指令Ｓ１１は、データレジスタ２２の
ゲート端子Ｇに供給される。

【００４７】ＣＰＵ１がデコーダ２１を介して書込指令
Ｓ１１（“Ｈ”）を発しているときには、回答信号ＤＡ
Ｋ１（“Ｈ”）が出力される毎に、データレジスタ２２
のラッチイネーブル端子ＬＥにアンドゲート２３から“
Ｈ”信号が供給され、その時のデジタル音声データがデ
ータレジスタ２２にラッチされる。そして、ＣＰＵ１が
読取指令Ｓ１１（“Ｌ”）を発すると、データレジスタ
２２のゲートが開き、データレジスタ２２にラッチされ
ていたデジタル音声データがデータバスを介してＣＰＵ
１に供給される。アンドゲート２３は、ＣＰＵ１が読取
指令Ｓ１１（“Ｌ”）を発しているときには、回答信号
ＤＡＫ１（“Ｈ”）が出力されてもデータバスのデジタ
ル音声信号データをデータレジスタ２２がラッチするの
を禁止するように作用する。このような禁止作用により
、デジタル音声データが１サンプル欠落することになる
が、ＣＰＵ１がデジタル音声データを使用して行う処理
は、音声データが所定レベル以上か否かの監視等、低い
帯域での処理なので実用上殆ど問題はない。データレジ
スタ２２およびアンドゲート２３は、インターフェース
装置２０の上述の第１部分に相当する。

【００４８】インターフェース回路２０−１において、
最大値レジスタ２４のデータ入力は、音声入出力装置８
−１〜８−３に入出力されるデジタル音声データを伝送
するデータバスに接続される。最大値レジスタ２４の出
力は、ＣＰＵ１へのデータバスに接続されるとともに、
比較器２６のＡ端子に接続される。アンドゲート２５の
一方の入力には、ＣＰＵアドレスバスおよびデコーダ２
１を介してＣＰＵ１から供給される読取書込セレクト指
令Ｓ２１が供給され、アンドゲート２５の他方の入力に
は、比較器２６の比較結果信号Ｃが供給される。読取書
込セレクト指令Ｓ２１は、“Ｌ”のとき読取指令であり
、“Ｈ”のとき書込指令である。アンドゲート２５の出
力は、最大値レジスタ２４のラッチイネーブル端子ＬＥ
に供給される。読取書込セレクト指令Ｓ２１は、最大値
レジスタ２４のゲート端子Ｇに供給される。

【００４９】ラッチ２７のデータ入力は、音声入出力装
置８−１〜８−３に入出力されるデジタル音声データを
伝送するデータバスに接続される。ラッチ２７のラッチ
イネーブル端子ＬＥには、回答信号ＤＡＫ１が供給され
る。ラッチ２７のデータ出力は、比較器２６のＢ端子に
供給される。比較器２７は、Ａ端子の入力データとＢ端
子の入力データとを比較し、前者が後者より小さいとき
に比較結果Ｃを“Ｈ”にする。

【００５０】ラッチ２７は、回答信号ＤＡＫ１が出力さ
れる毎にデータバス上のデジタル音声データをラッチす
る。比較器２６は、ラッチ２７のデータの値と最大値レ
ジスタ２４のデータの値とを比較し、後者が前者より小
さいときには比較結果信号Ｃを“Ｈ”にする。このとき
、ＣＰＵ１が書込指令Ｓ２１（“Ｈ”）を出力していれ
ばアンドゲート２５の出力が“Ｈ”となって、そのとき
のデータバス上のデジタル音声データ、即ち、ラッチ２
７にラッチされているデジタル音声データが最新の最大
値としてレジスタ２４に記憶される。

【００５１】ＣＰＵ１が読取指令Ｓ２１（“Ｌ”）を発
するとき、最大値レジスタ２４の内容がデータバスを介
してＣＰＵ１に供給される。

【００５２】ＣＰＵ１から書込指令Ｓ２１（“Ｈ”）お
よび初期値書込指令ＷＲＩが最大値レジスタ２４に与え
られると、最大値レジスタ２４にはＣＰＵ１から初期値
が書き込まれる。この初期値は、デジタル音声データの
最大値を求めるための閾値として機能する。

【００５３】最大値レジスタ２４、アンドゲート２５、
比較器２６およびラッチ２７は、インターフェース装置
２０の上述の第２部分に相当する。

【００５４】チャンネル２用インターフェース回路２０
−２に供給される読取書込セレクト指令Ｓ１２およびＳ
２２ならびに回答信号ＤＡＫ２は、チャンネル１用イン
ターフェース回路２０−１に供給される読取書込セレク
ト指令Ｓ１１およびＳ２１ならびに回答信号ＤＡＫ１に
相当する。チャンネル３用インターフェース回路２０−
３に供給される読取書込セレクト指令Ｓ１３およびＳ２
３ならびに回答信号ＤＡＫ３は、チャンネル１用インタ
ーフェース回路２０−１に供給される読取書込セレクト
指令Ｓ１１およびＳ２１ならびに回答信号ＤＡＫ１に相
当する。

【００５５】＜ＣＰＵ１の全体動作＞以下に、本実施例
の動作について説明する。ＣＰＵ１の動作を示すフロー
チャートが図４及び図５に示されている。これはプログ
ラムＲＯＭ２に記憶されたプログラム（ソフトウェア）
によるもので、図４はメインルーチンを示し、図５は、
ＨＤコントローラ１１からのインタラプト信号ＩＮＴの
到来に応答して実行するインタラプトルーチンを示して
いる。

【００５６】まず図４において、キーボート４によりセ
ットされているモードが、プレイ／レコードモードなの
か、エディット（編集）モードなのかをジャッジする（
ステップ４−１）。もし、エディットモードであるとす
ると、４−２に進み、編集するトラックやポイント、ど
のような編集をするのか（例えば、ある時間指定したポ
イントに録音した音のタイミングを前後にずらしたり、
修正、削除したりすること）をＣＰＵ１は判断し、その
ためのコントロールデータを生成しＲＡＭ３に記憶させ
たり（４−３）、各種編集作業を実行した上で、再度４
−１にもどる。

【００５７】この編集作業は、特に詳述しないが、ＨＤ
コントローラ１１とＤＭＡコントローラ１０とに対する
ハードディスク１２からの読み出しアクセスポイントの
プログラムや、ＲＡＭ３への転送、ＲＡＭ３を用いての
各種編集、そして編集後のデジタル音声データのハード
ディスク１２への再格納作業、アクセスポイントの指定
等を、ＣＰＵ１の制御下で実行する。

【００５８】さて、ＣＰＵ１が、現在プレイ／レコード
モードであるとジャッジすると、４−１から４−４に進
み、３つあるトラックの夫々の動作モードをキーボード
４の入力指示に従って設定し、４−５において、Ａ／Ｄ
変換、Ｄ／Ａ変換のいずれの動作を各音声入出力装置８
−１〜８−３が実行するのか、バッファ６、デコーダ１
３を介して指定信号ＣＳを順次送出しながらＩＯＷＲを
与えてセッティングする。いま、例えば、Ｔｒ１につい
ては、プレイ状態（従ってＤ／Ａ変換動作状態）、Ｔｒ
２及びＴｒ３は夫々レコード状態（従ってＡ／Ｄ変換動
作状態）とする。図９に、このようなモード設定した場
合の概略動作の概念図を示す。

【００５９】そして、４−５では、ＤＭＡコントローラ
１０に対し、各Ｔｒ１〜Ｔｒ３についてのバッファ９−
１〜９−３のアドレスを初期化する。つまり、図２のア
ドレスバッファ１０１、レジスタセレクタ１０３、チャ
ンネルセレクタ１０９等により、チャンネルＣＨ１〜Ｃ
Ｈ３の各レジスタ（アドレスレジスタ１０４、コントロ
ールレジスタ１０５）を指定しながら、データバッファ
１０６を介して初期設定データを入力設定する。

【００６０】ここで、バッファ９−１〜９−３は、リン
グバッファとして循環的に使用されるようになっており
、初期状態としては、各バッファ９−１〜９−３のスタ
ートアドレスとカレントアドレスとは一致するようセッ
トされる（図９に、各バッファ９−１〜９−３のスター
トアドレスとカレントアドレスとが、ＣＨ１〜３のアド
レスレジスタ１０４に記憶されて制御される状態を模式
的に示してある）。

【００６１】続いてＣＰＵ１は４−６の処理を実行し、
ＲＡＭ３内の作業（ワーク）メモリエリアに所在するハ
ードディスク１２の各トラックＴｒ１〜Ｔｒ３に対応す
るディスクアクセスポインタを初期設定する（図９にハ
ードディスク１２の記憶エリアと、ディスクアクセスポ
インタとの関係を示している）。

【００６２】次にＣＰＵ１は、各音声入出力装置８−１
から８−３のＡ／Ｄ変換動作又はＤ／Ａ変換動作を開始
させる（４−７）。続いて、４−８において、ソフトウ
ェア割込みをかけて、ＨＤコントローラ１１が、ハード
ディスク１２とバッファ９−１〜９−３のいずれかとの
間のデータ転送のプログラム要求（ＨＤコントローラ１
１がＣＰＵ１に対してインタラプトＩＮＴをかけること
）を行なったとき（後述）と同じ処理を実行する。

【００６３】具体的には、図５に示したフローチャート
に従った動作を４−８で実行することになる。例えば、
いまの場合、Ｔｒ１について、ハードディスク１２から
デジタル音声データをバッファ９−１にＤＭＡ転送する
ために、ＤＭＡコントローラ１０のチャンネルとしてＴ
ｒ１に対応するチャンネルＣＨ１を決定する（５−１）
。

【００６４】続いて、このＣＨ１のスタートアドレス（
前述のとおり４−５で初期設定されている）をＣＨ４の
スタートアドレスとしてコピーする（５−２）。このと
きのＤＭＡコントローラ１０側の動作は後述する。続い
て、いまの場合ＣＨ１のスタートアドレスとカレントア
ドレスからデータ転送数を算出する（５−３）。いま、
初期状態であるので、Ｔｒ１に関してバッファ９−１に
は何らこれまでデータ転送が行われておらず、従って、
バッファ９−１のメモリエリア全てにハードディスク１
２からデータ転送してやることができる。勿論、複数の
トラックが、プレイ時にあるのであれば、早期にハード
ディスク１２から複数のバッファに予め記憶されたデジ
タル音声データを転送しなければならないので、１つの
バッファにフルにデータ転送を行わず、次々とＤＭＡ転
送が各トラックについて行われるようにすることもでき
る。あるいは、必要なバッファ９−１〜９−３に対しハ
ードディスク１２から予めフルにデータ転送をした後、
プレイ／レコード動作を同期スタートしてもよい。

【００６５】次に、５−４において、いまの場合ＣＨ１
のカレントアドレスの内容を、ＣＨ４のスタートアドレ
スにコピーする。いまの場合は結局初期アドレスがスタ
ートアドレスとなる。

【００６６】このように、ＣＰＵ１は、５−１〜５−４
において、ＤＭＡコントローラ１０に対して各設定／制
御を行なった上で、次に５−５に進み、ＲＡＭ３の作業
メモリよりいまＴｒ１のディスクアクセスポインタを取
り出し、更に５−６において、ＤＭＡコントローラ１０
のコントロールレジスタ１０５のＣＨ１のエリアの内容
に従って得られるＴｒ１の動作モード（いまプレイモー
ド）と、このＴｒ１についてのディスクアクセスポイン
タと、５−３で決定したハードディスク１２からバッフ
ァ９−１へのデータ転送数とによって、ＨＤコントロー
ラ１１をプログラミングする。このときのＨＤコントロ
ーラ１１側の動作は後に詳述する。

【００６７】その結果、ＨＤコントローラ１１は、いま
の場合ハードディスク１２からバッファ９−１の方向へ
のＤＭＡ転送を、ＤＭＡコントローラ１０に要求（ＤＲ
ＥＱを出力）し、ＤＭＡコントローラ１０は対応するＤ
ＭＡ転送を実行することになる。この動作についても後
に詳述する。

【００６８】続いて、５−７において、ＣＰＵ１はＲＡ
Ｍ３の作業メモリ内のＴｒ１のディスクアクセスポイン
タを、上述した転送処理を実行した結果ディスクアクセ
スポインタがとるであろう値まで更新する。つまり、上
述の説明からわかるとおり、ハードディスク１２とバッ
ファ９−１の間のデータ転送はこの後、ＤＭＡコントロ
ーラ１０が全て実行することになり、ＣＰＵ１はこのＤ
ＭＡ転送が完了したときにハードディスク１２のアクセ
スポインタがとる値を、５−７でセットするのである。 そして、メインルーチン（図４）にリターンする。

【００６９】後の説明でも明らかになるとおり、最初の
割込みルーチン（図５）が起動されて、ＨＤコントロー
ラ１１が一度動かされると、あとは、ＣＰＵ１が指定し
たデータブロックの転送が終了するたびに、ＨＤコント
ローラ１１から割込みがなされる（ＩＮＴ信号がＣＰＵ
１に与えられる）ので、ＣＰＵ１が行なうのは、録音／
再生動作の終了になったか、キー入力があったかまたは
コントロールデータに指示しておいたトリガがかかった
かの判断を行うのみである。

【００７０】すなわちＣＰＵ１は、４−９において、デ
ィスクアクセスポインタ（ＲＡＭ３）を参照し、メモリ
エリアオーバーか否かつまり終了か否かをジャッジし（
４−１０）、ＹＥＳの場合は、各音声入出力装置８−１
〜８−３のＡ／Ｄ変換、Ｄ／Ａ変換動作を停止させ（４
−１１）、ＮＯの場合は、コントロールデータやキー入
力状態を参照し（４−１２）、もし変化がなければ、デ
ィスクアクセスポインタをチェックすべく４−９の処理
へ戻り、以下４−９〜４−１３を繰り返す。

【００７１】そして、４−１３において何らかの変化が
あると、４−１３から４−１４に進み、ＣＰＵ１は、Ｄ
ＭＡ転送を一時中断して、新たな設定をすべく、ＤＭＡ
コントローラ１０に対するＤＭＡ中止指令（ＤＭＡＥＮ
Ｄ）を出力する。続けて、新たな入力指示等に従って、
ＤＭＡコントローラ１０、音声入出力装置８−１〜８−
３をプログラムし（４−１５）、再びＤＭＡ動作を再開
すべく４−１６に進み、上述した４−８と同様図５のル
ーチンを実行した後、４−９へ戻る。

【００７２】このように、ＣＰＵ１は、プレイ／レコー
ド時にあっては、４−４〜４−８の初期設定を行なった
後は、４−９、４−１０、４−１２、４−１３更に４−
１４〜４−１６を繰り返し実行し、キーボード４での変
更指示（例えばあるトラックについてポーズ（Ａ／Ｄ、
Ｄ／Ａの中断）あるいはパンチイン・アウト（Ａ／Ｄ、
Ｄ／Ａの動作の切換）等）や、編集時に得たコントロー
ルデータの変化に応答して、即時にＤＭＡ転送制御を中
断し、プログラムを変更した上で、再び同様の処理を実
行するよう動作する。

【００７３】＜音声入出力装置８−１〜８−３の動作＞
次に図６を参照して、音声入出力装置８−１〜８−３の
動作状態を説明する。このフローチャートは、マイクロ
プログラム制御によるものであっても、ハードロジック
制御によるものであってもよく、機能実現手段は種々選
択できる。

【００７４】さて、６−１においてＣＰＵ１から当該音
声入出力装置の指定信号ＣＳが到来している（アクティ
ブとなっている）か否かジャッジし、ＹＥＳならば６−
２において、ＣＰＵ１より動作状態（レコード、プレイ
、ストップ等）が設定される。これは図４のＣＰＵ１の
メインルーチンの中の４−５、４−１５に応答してなさ
れる。

【００７５】そして、６−１においてＮＯの判断がなさ
れると６−３において、当該音声入出力装置８−１〜８
−３がレコード状態であるのかプレイ状態であるのか判
断し、レコード状態と判断されると、６−３から６−４
〜６−９の処理へ進み、プレイ状態と判断されると６−
１０〜６−１５の処理へ進む。

【００７６】先ずレコード状態に設定された音声入出力
装置（いまの場合音声入出力装置８−２、８−３）の動
作を説明する。６−４において、サンプリング時刻とな
ったか否か判断し、サンプリング時刻となるまで、この
６−４をくりかえす。なお、サンプリング時刻の判断は
、音声入出力装置８−１〜８−３の内部に夫々ハードタ
イマをもってその出力によって行ってもよく、あるいは
共通なハードタイマを設けてその出力に従って各音声入
出力装置が動作するようにしてもよい。後の説明からも
理解されるとおり、各音声入出力装置８−１〜８−３の
サンプリング周波数を別々にすることも可能である。

【００７７】さて、６−４において、ＹＥＳの判断がな
されると、与えられるアナログ音声信号は、６−５でサ
ンプルホールド（Ｓ／Ｈ）され、Ａ／Ｄ変換される。続
いてて、６−６において、ＤＭＡコントローラ１０に対
してＤＭＡ転送要求ＤＲＱをアクティブにして出力する
。

【００７８】ＤＭＡコントローラ１０は、この要求信号
ＤＲＱを受けとり、ＤＭＡ転送を行うべく、その回答信
号ＤＡＫを出力する（この場合の詳細動作は後述する）
。従って、音声入出力装置８−１〜８−３（いまの場合
レコード状態である音声入出力装置８−２又は８−３）
は、６−７の判断がＹＥＳとなると、６−８に進み、Ａ
／Ｄ変換して得たデジタル音声データをデータバスに出
力し、対応するバッファ９−１〜９−３（いまの場合バ
ッファ９−２又は９−３）へ送る。そして、６−９にて
、ＤＭＡ転送要求ＤＲＱをインアクティブにする。従っ
て、いまの場合、音声入出力装置８−２、８−３にあっ
ては、サンプリング周期毎に、外部から与えられるアナ
ログ音声信号をデジタル音声信号に変換し、後述するよ
うにＤＭＡコントローラ１０にて夫々指定されるバッフ
ァ９−２、９−３のカレントアドレスに転送する（図９
参照）。

【００７９】また、６−３においてプレイ状態と判断さ
れると、６−１０に進み、ＤＭＡコントローラ１０に対
しＤＭＡ転送要求ＤＲＱをアクティブにし、ＤＭＡコン
トローラ１０から回答信号ＤＡＫの到来を待って（６−
１１）、データバス上のデジタル音声データを取込み（
６−１２）、上記要求ＤＲＱをインアクティブにする（
６−１３）。このときのＤＭＡコントローラ１０の動作
は後述するが、いまの場合、図９に示すとおり、Ｔｒ１
に対応するバッファ９−１のカレントアドレスの内容（
これはすでにハードディスク１２のＴｒ１のエリアの内
容が転送記録されている）が、以上の操作で音声入出力
装置８−１に入力設定されることになる。そして、サン
プリング時刻となったか否か判断する（６−１４）。 このサンプリング時刻の到来の検出は、６−４において
述べた場合と同様に行なわれる。

【００８０】そして、６−１４でＹＥＳとなると６−１
５に進みＤ／Ａ変換及びローパスフィルタリングを実行
した上でアナログ音声信号を外部に出力する。

【００８１】以上レコード状態の場合と、プレイ状態の
場合との１つのサンプリング時刻における動作を説明し
たが、６−９、６−１５の各処理の終了後６−１に戻り
、以下同様にして次々とサンプリング時刻に対する処理
を実行する。

【００８２】図１０は音声入出力装置８−１〜８−３の
動作タイムチャートを示しており、いまの場合Ｔｒ１の
音声入出力装置８−１がプレイモードとなっていて、サ
ンプリング時刻ｔとサンプリング時刻ｔ＋１の間で、サ
ンプリング要求（ＤＲＱ）が発生し、ＤＭＡコントロー
ラ１０内のチャンネルＣＨ１の制御によって、バッファ
９−１から音声入出力装置８−１の方向へのＤＭＡ転送
がなされ、サンプリング時刻ｔ＋１に同期して、Ｄ／Ａ
変換動作がなされる。

【００８３】逆に、いまの場合Ｔｒ２、Ｔｒ３の音声入
出力装置８−２、８−３においては、レコードモードと
なっており、サンプリング時刻ｔあるいはｔ＋１に同期
して、Ａ／Ｄ変換が行われ、その後にＤＭＡコントロー
ラ１０に対してＤＭＡ転送命令が出力され、ＤＭＡ転送
が、Ｔｒ２、Ｔｒ３の順番で（同時にＤＭＡ要求があっ
た場合の優先順位、ＣＨ１＞ＣＨ２＞ＣＨ３＞ＣＨ４と
なっている関係によるもの）実行され、音声入出力装置
８−２、８−３からバッファ９−２、９−３へデータ転
送がなされることになる。

【００８４】＜ＤＭＡコントローラ１０の動作＞次に、
図７を参照してＤＭＡコントローラ１０の動作を説明す
る。この図７のフローチャートは、図２のサービスコン
トローラ１０８がマイクロプログラム制御で動作するの
を表わしているとしてもよく、あるいは、ハードロジッ
クでＤＭＡコントローラ１０が機能実現をしているとし
てもよい。

【００８５】先ず、７−１において、ＣＰＵ１からの指
定信号ＣＳが到来している（アクティブとなっている）
か否かを判断し、ＹＥＳならば、７−２において、リー
ド信号ＲＤ、ライト信号ＷＲのいずれがＣＰＵ１から与
えられているかを判断し、リード信号ＲＤならば７−３
に進み、アドレスバスを介して与えられるアドレス信号
にて指定されるレジスタ１０４、１０５の内容をデータ
バスを介して出力してＣＰＵ１がリードできるようにし
、逆にライト信号ＷＲならば７−４に進み、指定したレ
ジスタにデータバスを介して所望のデータを入力設定す
ることになる。この７−３、７−４の処理は、ＣＰＵ１
のメインルーチンの４−５、４−１５などの処理に対応
する。従って、７−４の処理によって図２の各レジスタ
１０４、１０５には所望のデータがセットされることに
なる。

【００８６】そして、このようなＣＰＵ１からのＤＭＡ
コントローラ１０に対するアクセスやプログラムが終る
と指定信号ＣＳはインアクティブとされ、７−１から７
−５に処理は進むことになる。

【００８７】７−５では、各音声入出力装置８−１〜８
−３からＤＭＡ転送要求ＤＲＱ１〜ＤＲＱ３がきている
か、ＨＤコントローラ１１からＤＭＡ転送要求ＤＲＥＱ
（ＤＲＱ４）がきているかを判断し、もし、いずれかか
ら要求が来ていると７−６に進み、ＤＭＡ可能信号ＤＭ
ＡＥＮＢを“１”（アクティブ）にし、ＤＭＡユニット
内のアドレスバスとデータバスをＤＭＡコントローラ１
０が専有するようにし、ＣＰＵ１からのアクセスを受け
付けなくする。

【００８８】続いて、複数の要求に際しては、チャンネ
ルＣＨ１〜ＣＨ４の順の優先順位に従って、チャンネル
を選択する（７−７）。例えば、図１０の例ではサンプ
リング直後にＴｒ２、Ｔｒ３の音声入出力装置８−２、
８−３からのデータ転送要求が同時になされるが、Ｔｒ
２の優先順位が高いので、先にＣＨ２のＤＭＡ転送を行
うことになる。また後の説明でも理解されるとおり、Ｃ
Ｈ４の優先順位が最下位なので、ハードディスク１２と
バッファ９−１〜９−３のうちの１つとのデータ転送を
行っているときに、いずれかの音声入出力装置８−１〜
８−３からデータ転送の要求がなされると、後者のデー
タ転送を先に優先的に行うようになる。

【００８９】続いて、選択したチャンネル（いま、例え
ばＣＨ２）のカレントアドレス（アドレスレジスタ１０
４のＣＨ２のカレントアドレスレジスタの内容）をアド
レスバスに出力する（７−８）。そして選択したチャン
ネル（いま、例えばＣＨ２）のコントロールレジスタ１
０５の内容を参照し、ＤＭＡ転送をいずれの方向へ行う
か決定し（７−９）、もしバッファ９−１〜９−３から
他の要素（Ｉ／Ｏ）への転送なら７−１０から７−１１
へ進んで、バッファ９−１〜９−３のうちの選択してい
るバッファに対しリード信号ＲＤを与え、逆に他の要素
（Ｉ／Ｏ）からバッファ９−１〜９−３への転送ならば
７−１２に進み、当該バッファに対してライト信号ＷＲ
を与える。

【００９０】しかる後、回答信号ＤＡＫをアクティブに
する（７−１３）。その結果、いまの場合、Ｔｒ２の音
声入出力装置８−２は、６−７、６−８（図６）の処理
によって、サンプリングした音声データを、データバス
に送出し、バッファ９−２のカレントアドレスのエリア
に、ＤＭＡコントローラ１０が書込むことになる（図９
参照）。

【００９１】７−１４では、データ転送が終了したので
、上記リード信号ＲＤ又はライト信号ＷＲ、回答信号Ｄ
ＡＫをインアクティブにし、７−１５で、当該チャンネ
ル（いまＣＨ２）のカレントアドレス（図２のアドレス
レジスタ１０４内）の内容を＋１する。この７−１５の
動作により、バッファ９−１〜９−３に対して新たなサ
ンプリング音声データが書込まれる都度、あるいは新た
に音声データが読出される都度アップカウントされるこ
とになる。そして、７−１５の処理の後、７−１へ戻る
。

【００９２】先程の状態（図１０参照）では、Ｔｒ２と
Ｔｒ３の音声入出力装置８−２、８−３よりデータ転送
要求がＤＭＡコントローラ１０に対してなされており、
これまでにＴｒ２についてのみデータ転送の実行をした
のであるから、続く７−５においてはＹＥＳの判断がな
される。以下Ｔｒ３に関して、音声入出力装置８−３か
らバッファ９−３の方向へのデータ転送が、７−７〜７
−１０、７−１２〜７−１５を実行することにより上記
した場合と同様にしてなされる。

【００９３】このようなデータ転送が完了すると７−５
から７−１６に進み、ＤＭＡ可能信号を“０”（インア
クティブ）にして、ＤＭＡユニット内のデータバス、ア
ドレスバスをＤＭＡコントローラ１０が専有するのを中
止し、ＣＰＵ１からのアクセスを受付けられるようにす
る。

【００９４】以上Ｔｒ２、Ｔｒ３に関し、音声入出力装
置８−２、８−３から夫々対応するバッファ９−２、９
−３へのデータ転送について説明したが、Ｔｒ１につい
ては、逆に、バッファ９−１から音声入出力装置８−１
へのデータ転送がＤＭＡコントローラ１０によってなさ
れる。

【００９５】図１０に示してあるとおり、サンプリング
時間ｔとｔ＋１の中間で、Ｔｒ１に対応する音声入出力
装置８−１は、ＤＭＡコントローラ１０に要求信号ＤＲ
Ｑを出力する（図６、６−１０）。

【００９６】これに応答し、ＤＭＡコントローラ１０は
、上記した場合と同様に７−５〜７−７を実行し、７−
８において、バッファ９−１の読み出すべきアドレスを
示すアドレスデータをアドレスバスを介して与える。 ７−９、７−１０の実行により、７−１１に進み、今回
はバッファ９−１に対し読み出し信号ＲＤを与え、７−
１３で回答信号ＤＡＫを“１”とする。

【００９７】その結果、バッファ９−１の指定アドレス
のデジタル音声データは、データバスを介して、Ｔｒ１
の音声入出力装置８−１へ転送され取込まれることにな
る。しかる後、７−１４、７−１５の処理を経て７−１
へ戻る。

【００９８】また、ＤＭＡコントローラ１０は、ハード
ディスク１２とバッファ９−１〜９−３との間のデータ
転送も行う。この場合は、チャンネルＣＨ４のアドレス
レジスタ１０４、コントロールレジスタ１０５が使用さ
れる。この動作は、ＣＰＵ１のインタラプトルーチン（
図５）の実行によって、ＤＭＡコントローラ１０に対す
る設定／制御動作５−１〜５−４、ＨＤコントローラ１
１に対するプログラミング動作５−５、５−６の後、実
行される。

【００９９】このＤＭＡコントローラ１０に対するＣＰ
Ｕ１の設定／制御動作５−１〜５−４に対応して、ＤＭ
Ａコントローラ１０は、７−３、７−４の処理を行なう
。即ち、ＣＰＵ１は今回チャンネルＣＨ４によってデー
タ転送するトラックを決定し、そのトラックに対応する
バッファのスタートアドレス（つまり前回当該バッファ
とハードディスク１２とのデータ転送を行ったブロック
データの次のアドレス）をＣＨ４のスタートアドレスレ
ジスタ（図２のアドレスレジスタ１０４内）にセットし
、このトラックについての今回のデータ転送数をスター
トアドレスとカレントアドレス（前回データ転送をハー
ドディスク１２との間で行った後に歩進したアドレス）
との差からＣＰＵ１は得るとともに、このトラックにつ
いてのカレントアドレスをスタートアドレスにコピーす
る。

【０１００】ＣＰＵ１は、動作中のトラックに対応する
バッファ９−１〜９−３とハードディスク１２との間の
データ転送を各トラック毎に順番に行うようになり、各
トラック毎に、前回のデータ転送（ブロック転送）に続
くデータ転送を行うようになる。図９の例では、例えば
Ｔｒ１については、ハードディスク１２から、図示のス
タートアドレス（ＣＨ１）とカレントアドレス（ＣＨ１
）の間の空白部分（斜線を施していない部分）に対応す
るデータ量の転送を行うようになる（他のトラックにつ
いてもデータ転送の方向は逆であるが、同様の制御によ
ることは明らかである）。なお、プレイモードのバッフ
ァ（９−１が該当）では空白部分がすでに音声出力され
たデータ部分に対応し、レコードモードのバッファ（９
−２、９−３が該当）では斜線部分が音声入力されたデ
ータ部分に対応する。

【０１０１】そして、ＣＰＵ１は、５−５、５−６によ
ってＨＤコントローラ１１に対しプログラミングを行っ
た上で、実際の転送要求をＨＤコントローラ１１から発
生させて、ＤＭＡ転送を開始させる。

【０１０２】ＤＭＡコントローラ１０では、７−５にお
いて、ＨＤコントローラ１１から転送要求があることを
検知すると、上記と同様にして７−６〜７−９を実行し
た後、バッファ９−１〜９−３からハードディスク１２
方向へのデータ転送の要求か、ハードディスク１２から
バッファ９−１〜９−３方向へのデータ転送の要求か７
−１０において判断し、前者ならば７−１１へ、後者な
らば７−１２へ進んだ後、７−１３〜７−１５の各処理
を実行する。このとき、１回の転送操作で、例えば１サ
ンプル分のデジタル音声データの転送がなされるので、
この動作７−５〜７−１５を複数回繰り返し実行して、
ブロック転送がなされる。このハードディスク１２とバ
ッファ９−１〜９−３とのデータ転送については、ＨＤ
コントローラ１１の動作も大きく関連するので、後に更
に説明する。

【０１０３】そして、ＤＭＡ転送が完了すると、要求信
号ＤＲＱ１〜４が到来しなくなり、７−５から７−１６
へ進みＤＭＡ可能信号ＤＭＡＥＮＢを“０”（インアク
ティブ）とする。

【０１０４】＜ＨＤコントローラ１１の動作＞次に、図
８を参照してＨＤコントローラ１１の動作を説明する。 このＨＤコントローラ１１は、ハードロジックによって
も、マイクロプログラム制御によってもよく、いずれに
しても図８の動作フローを機能実現する。

【０１０５】まず、ＣＰＵ１から指定信号ＣＳが与えら
れているか判断する（８−１）。これは、ＣＰＵ１のイ
ンタラプトルーチン（図５の５−５、５−６）にて与え
られる。ＮＯの場合は元に戻るが、ＹＥＳの場合は８−
２に進み、ＣＰＵ１からリード信号ＲＤが与えられてい
るか、ライト信号ＷＲが与えられているか判断し、リー
ド時には８−３でＨＤコントローラ１１内部の指定デー
タ（アドレスレジスタの内容等）をデータバスを介して
ＣＰＵ１へ出力する。

【０１０６】また、ライト信号ＷＲが与えられていると
きは８−２から８−４に進み、今回ＤＭＡコントローラ
１０のチャンネルＣＨ４にてＤＭＡ転送するバッファと
ハードディスク１２とのデータ転送方向を設定し、８−
５にて、アクセスするハードディスク１２のアクセスポ
イントを設定する。これは、ＣＰＵ１がＲＡＭ３から得
ている当該トラックのアクセスポインタによる（図５、
５−５）。

【０１０７】続いて８−６において、転送データ数（デ
ジタル音声データ数）をＨＤコントローラ１１の内部カ
ウンタに設定する。この転送データ数は、ＣＰＵ１のイ
ンタラプトルーチンのなかの５−６にて得ている。

【０１０８】このように、８−４〜８−６を実行するこ
とによってＣＰＵ１の制御のもとでＨＤコントローラ１
１はプログラムされ、その後ＨＤコントローラ１１はＤ
ＭＡコントローラ１０に対しデータ転送の要求をする（
８−７）。このことからも理解されるとおり、ＣＰＵ１
は、ＨＤコントローラ１１からインタラプト信号ＩＮＴ
を受けると、次のトラックに対応する（つまり、いまＴ
ｒ１〜Ｔｒ３は全て動作中とすると、Ｔｒ１、Ｔｒ２、
Ｔｒ３、Ｔｒ１、……の順で）ＤＭＡ転送の設定、制御
をＤＭＡコントローラ１０に対し実行し、ＨＤコントロ
ーラ１１をプログラムする。その後、ＣＰＵ１はＨＤコ
ントローラ１１とＤＭＡコントローラ１０とから離れて
、相互のインタラクションで実際のＤＭＡ転送を実行さ
せる。

【０１０９】ＨＤコントローラ１１は、８−７の次に８
−８へ進み、ＤＭＡコントローラ１０から回答信号ＤＡ
ＣＫ（ＤＡＫ４）を受けとる（図７、７−１３参照）ま
で８−８を繰り返す。

【０１１０】８−８の判断がＹＥＳとなると８−９に進
み、ＤＭＡコントローラ１０のＣＨ４の動作によって、
１サンプルのデジタル音声データの転送が行われ、８−
６にて設定した転送カウンタを１だけダウンカウントす
る（８−１０）。続く８−１１において、予め設定して
いた転送データ数分のデータ転送が完了したか上記転送
カウンタの内容に従ってジャッジし、ＮＯならば再び８
−８へ戻る。従って、ＤＭＡコントローラ１０において
は、ＨＤコントローラ１１から設定したデータ数の転送
（ブロック転送）が終了するまで、転送要求ＤＲＱ４を
続けて受けとることになり、この転送要求に従って７−
５〜７−１５の処理（図７）を実行し、それに応答する
形でＨＤコントローラ１１側では８−８〜８−１１の処
理を実行する。

【０１１１】そして、転送終了が８−１１にて判断され
ると、８−１２に進み、ＨＤコントローラ１１からＤＭ
Ａコントローラ１０に対してのデータ転送の要求ＤＲＥ
Ｑ（ＤＲＱ４）を“０”（インアクティブ）とする。そ
して、次のトラックに関してハードディスク１２とバッ
ファ９−１〜９−３のいずれかとのデータ転送を行わせ
るために、ＨＤコントローラ１１はＣＰＵ１へインタラ
プト信号ＩＮＴを与える（８−１３）。これに応答して
、ＣＰＵ１はインタラプトルーチン（図５）を実行する
ことは上述したとおりである。

【０１１２】＜ハードディスク１２とバッファ９−１〜
９−３との間のデータ転送動作＞以上までの説明で、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送についても理解されるところとなったが、図９
と図１１とを参照して、ＤＭＡコントローラ１０に対し
てＤＭＡ要求が如何になされ、それに対してＤＭＡコン
トローラ１０が時分割で如何に対応しているかを以下に
説明する。

【０１１３】既に述べたとおり、図９に示す設定状態に
あっては、Ｔｒ１についてはプレイ状態、Ｔｒ２、Ｔｒ
３についてはレコード状態となっていて、夫々の音声入
出力装置８−１〜８−３から毎サンプリングタイム（図
１１のｆｓ）にバッファ９−１〜９−３とのデータ転送
要求がＤＭＡコントローラ１０になされる。

【０１１４】これは、ＣＰＵ１がＨＤコントローラ１１
をプログラミングしている間（図５の５−５、５−６、
図８の８−４〜８−７）も生じる。ＤＭＡコントローラ
１０は、音声入出力装置８−１〜８−３からのデータ転
送要求があると、上述したようにＤＭＡ可能信号ＤＭＡ
ＥＮＢを出力し（図７の７−６）、ＣＰＵ１によるＨＤ
コントローラ１１のプログラミングを中断（ＷＡＩＴ）
して、各チャンネルＣＨ１〜ＣＨ３によるＤＭＡ転送の
完了後に、それを再開させる（図１１参照）。

【０１１５】また、ＣＨ４によるＤＭＡ転送により、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送が順次行われているときも、上記各音声入出力
装置８−１〜８−３から各サンプリングタイム毎（図１
１のｆｓ）にデータ転送要求がなされる。

【０１１６】このとき、ＤＭＡコントローラ１０では、
図７の７−７の判断により優先度の高いチャンネル（Ｃ
Ｈ１〜ＣＨ３）のデータ転送を行うようになる。この間
は、ＤＭＡコントローラ１０へＨＤコントローラ１１か
らデータ転送要求ＤＲＱ４が出力し続けている（図８、
８−７参照）ものの、ＤＭＡコントローラ１０から回答
信号ＤＡＫ４が戻ってこないので、次のデータ転送を待
機している（８−８を繰り返している）ことになる。

【０１１７】従って、マクロ的には、ＤＭＡコントロー
ラ１０は図１１に示されたとおり、Ｔｒ１、Ｔｒ２、Ｔ
ｒ３のハードディスク１２とバッファ９−１〜９−３と
の間のＤＭＡ転送（ブロック転送）を繰り返すことにな
るが、ミクロ的には、ＨＤコントローラ１１に対するプ
ログラミング中も実際のＤＭＡ転送中（ＣＨ４による）
も、あるいは休止（アイドル）中も、サンプリングタイ
ミング毎に、バッファ９−１〜９−３と音声入出力装置
８−１〜８−３との間のＤＭＡ転送（シングル転送）を
、ＣＨ１〜ＣＨ３の各チャンネルによって実行すること
になり、サンプリングタイミング毎のＡ／Ｄ変換、Ｄ／
Ａ変換に十分速度的にも対処できるようになっている。

【０１１８】〈インターフェース装置２０の動作〉ＣＰ
Ｕ１がデコーダ２１を介して書込指令Ｓ１１，Ｓ１２お
よびＳ１３（“Ｈ”）を、それぞれチャンネル１，２お
よび３用インターフェース回路２０−１，２０−２およ
び２０−３に発しているときには、回答信号ＤＡＫ１，
ＤＡＫ２およびＤＡＫ３が出力される毎に、そのときの
デジタル音声データが各チャンネルのデータレジスタ２
２にラッチされる。そして、ＣＰＵ１がデコーダ２１を
介して読取指令Ｓ１１，Ｓ１２およびＳ１３（“Ｌ”）
を、それぞれインターフェース回路２０−１，２０−２
および２０−３に発すると、各チャンネルのデータレジ
スタ２２にラッチされたデジタル音声データがデータバ
スを介してＣＰＵ１に供給される。

【０１１９】従って、ＣＰＵ１は音声データの監視を行
うことができ、また、オートレコーディングやオートス
トップ等の処理を行うことができる。

【０１２０】ＣＰＵ１がデコーダ２１を介して、書込指
令Ｓ２１，Ｓ２２およびＳ２３（“Ｈ”）を、それぞれ
チャンネル１，２および３用インターフェース回路２０
−１，２０−２および２０−３に発しているときには、
回答信号ＤＡＫ１，ＤＡＫ２およびＤＡＫ３が出力され
る毎に、そのときのデジタル音声データが各チャンネル
のラッチ２７にラッチされる。そして、各チャンネルの
比較器２６が最大値レジスタ２４の方がラッチ２７の値
より小さいと判断すると、そのときのデータバス上のデ
ジタル音声データ、即ち、ラッチ２７にラッチされてい
る音声データが最大値レジスタ２４に記憶される。そし
て、ＣＰＵ１が読取指令Ｓ２１，Ｓ２２およびＳ２３（
“Ｌ”）を、それぞれインターフェース回路２０−１，
２０−２および２０−３に発すると、各チャンネルの最
大値レジスタ２４の値がデータバスを介してＣＰＵ１に
供給される。

【０１２１】従って、例えば１０ｍｓ毎にタイマ割込み
により、各チャンネルの最大値レジスタ２４に読取指令
を与えた後、初期値、即ち最大値を求めるための閾値と
して０を最大値レジスタ２４に書き込むことを繰り返せ
ば、録音または再生中の音声信号の１０ｍｓ毎の精度の
エンベロープを得ることができる。

【０１２２】上記実施例においては、デジタル音声デー
タおよびその最大値をＣＰＵ１に供給するようにしてい
るが、本発明は音声に限らず、種々のデジタルデータの
処理に適用できる。また外部記憶媒体もハードディスク
以外に、光ディスク、光磁気ディスク等を用いることも
できる。

【０１２３】

【発明の効果】以上のように、請求項１に記載のデジタ
ルレコーダによれば、信号入出力手段に入出力されるデ
ジタル信号データを一時記憶し、中央処理手段からの読
取指令に応じて中央処理手段にデジタル信号データを供
給するようにしたので、中央処理手段は必要なときに、
例えばリアルタイムでデジタル信号データを得ることが
できる。また、デジタル信号データを一時記憶するのは
データ転送手段がデータ転送を実行しているときなので
、データ転送手段の動作に影響を与えることはない。

【０１２４】請求項２に記載のデジタルレコーダによれ
ば、信号入出力手段に入出力されるデジタル信号データ
の最大値を求めて中央処理手段に供給するようにしたの
で、中央処理手段はデジタル信号データのピーク値を知
ることができる。また、中央処理手段から最大値を求め
る周期を設定することにより、デジタル信号データのエ
ンベロープを求めることができる。

【図面の簡単な説明】

【図１】本発明のデジタルレコーダの一実施例の構成を
示すブロック図である。

【図２】図１におけるＤＭＡコントローラ１０の一構成
例を示すブロック図である。

【図３】図１におけるインターフェース装置２０の一構
成例を示すブロック図である。

【図４】図１の実施例のＣＰＵ１の動作を説明するメイ
ンルーチンのフローチャートである。

【図５】図１の実施例のＣＰＵ１の動作を説明するＨＤ
Ｃインタラプトルーチンのフローチャートである。

【図６】図１の実施例の音声入出力装置８−１乃至８−
３の動作を説明するフローチャートである。

【図７】図１の実施例のＤＭＡコントローラ１０の動作
を説明するフローチャートである。

【図８】図１の実施例のＨＤコントローラ１１の動作を
説明するフローチャートである。

【図９】図１の実施例の全体的な動作を示す概念図であ
る。

【図１０】各トラック毎のＤ／Ａ、Ａ／Ｄ変換動作とＤ
ＭＡ転送を説明するタイムチャートである。

【図１１】ハードディスク装置とバッファとの間のＤＭ
Ａ転送の状態を示すタイムチャートである。

【符号の説明】

１　　ＣＰＵ ２　　ＲＯＭ ３　　ＲＡＭ ８−１〜８−３　　音声入出力装置 ９−１〜９−３　　バッファ １０　　ＤＭＡコントローラ １１　　ＨＤコントローラ １２　　ハードディスク ２０　　インターフェース装置 ２１　　デコーダ ２２　　データレジスタ ２３　　アンドゲート ２４　　最大値レジスタ ２５　　アンドゲート ２６　　比較器 ２７　　ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　信号の入出力動作を行う信号入出力手
   段と、前記信号入出力手段とデジタル信号データを転送
   可能であって、前記デジタル信号データを一時的に記憶
   可能なバッファ手段と、前記バッファ手段と前記デジタ
   ル信号データを転送可能であって、前記デジタル信号デ
   ータを書込みおよび読出し可能な外部記憶手段と、前記
   信号入出力手段と前記バッファ手段との間のデジタル信
   号データの転送を実行するデータ転送手段と、前記デー
   タ転送手段を管理する中央処理手段と、前記データ転送
   手段が前記信号入出力手段と前記バッファ手段との間の
   デジタル信号データの転送を実行しているときに、前記
   信号入出力手段に入出力されるデジタル信号データを一
   時的に記憶し、前記中央処理手段から読取指令が出力さ
   れたときに、前記一時的に記憶したデジタル信号データ
   を前記中央処理手段に供給するインターフェース手段と
   を備えることを特徴とするデジタルレコーダ。
2. 【請求項２】　　信号の入出力動作を行う信号入出力手
   段と、前記信号入出力手段とデジタル信号データを転送
   可能であって、前記デジタル信号データを一時的に記憶
   可能なバッファ手段と、前記バッファ手段と前記デジタ
   ル信号データを転送可能であって、前記デジタル信号デ
   ータを書込みおよび読出し可能な外部記憶手段と、前記
   信号入出力手段と前記バッファ手段との間のデジタル信
   号データの転送を実行するデータ転送手段と、前記デー
   タ転送手段を管理する中央処理手段と、前記データ転送
   手段が前記信号入出力手段と前記バッファ手段との間の
   デジタル信号データの転送を実行しているときに、前記
   信号入出力手段に入出力されるデジタル信号データの最
   大値を求めて一時的に記憶し、前記中央処理手段から読
   取指令が出力されたときに、前記一時的に記憶したデジ
   タル信号データの最大値を前記中央処理手段に供給する
   インターフェース手段とを備えることを特徴とするデジ
   タルレコーダ。