JPH0822430A - リアルタイムエンコーダのホストインタフェース装置 - Google Patents
リアルタイムエンコーダのホストインタフェース装置Info
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- JPH0822430A JPH0822430A JP17958294A JP17958294A JPH0822430A JP H0822430 A JPH0822430 A JP H0822430A JP 17958294 A JP17958294 A JP 17958294A JP 17958294 A JP17958294 A JP 17958294A JP H0822430 A JPH0822430 A JP H0822430A
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Abstract
(57)【要約】
〔目的〕 高速のデータ転送が可能で倍速ＣＤーＲＯＭ
にも対応可能なリアルタイムエンコーダのホストインタ
フェース装置を提供する。 〔構成〕 プログラムの実行により圧縮データの転送制
御を行うＣＰＵ(11)と、リアルタイムエンコーダ(RTE)
から転送されてくる圧縮データを一時的に保持する第１
のバッファメモリ(FIFO 13 )と、この第１のバッファメ
モリよりも大きな容量を有しこの第１のバッファメモリ
(13)から転送されてくる圧縮データを一時的に保持する
第２のバッファメモリ( SRAM 14 ) と、このホストイン
タフェース装置(10)とホストコンピュータ(HC)との間の
通信を媒介するホストインタフェース部(SCSIC 15)と、
第１のバッファメモリ(13)から第２のバッファメモリ(1
4)への圧縮データの転送と第２のバッファメモリ(14)か
らホストインタフェース部(15)への圧縮データの転送と
を直接メモリアクセスの形式で実行するＤＭＡ転送制御
部( DMAC 17)とを備える。
にも対応可能なリアルタイムエンコーダのホストインタ
フェース装置を提供する。 〔構成〕 プログラムの実行により圧縮データの転送制
御を行うＣＰＵ(11)と、リアルタイムエンコーダ(RTE)
から転送されてくる圧縮データを一時的に保持する第１
のバッファメモリ(FIFO 13 )と、この第１のバッファメ
モリよりも大きな容量を有しこの第１のバッファメモリ
(13)から転送されてくる圧縮データを一時的に保持する
第２のバッファメモリ( SRAM 14 ) と、このホストイン
タフェース装置(10)とホストコンピュータ(HC)との間の
通信を媒介するホストインタフェース部(SCSIC 15)と、
第１のバッファメモリ(13)から第２のバッファメモリ(1
4)への圧縮データの転送と第２のバッファメモリ(14)か
らホストインタフェース部(15)への圧縮データの転送と
を直接メモリアクセスの形式で実行するＤＭＡ転送制御
部( DMAC 17)とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、動画データや音響デー
タの圧縮技術の標準化規格であるＭＰＥＧに準拠したア
ルゴリズムなどに従って実時間処理によるデータ圧縮を
実行するリアルタイムエンコーダと、このリアルタイム
エンコーダで作成された圧縮データを受取って処理する
ホストコンピュータとの間に設置され、リアルタイムエ
ンコーダからホストコンピュータへの圧縮データの転送
を緩衝ないしは中継するホストインターフェース装置に
関するものである。
タの圧縮技術の標準化規格であるＭＰＥＧに準拠したア
ルゴリズムなどに従って実時間処理によるデータ圧縮を
実行するリアルタイムエンコーダと、このリアルタイム
エンコーダで作成された圧縮データを受取って処理する
ホストコンピュータとの間に設置され、リアルタイムエ
ンコーダからホストコンピュータへの圧縮データの転送
を緩衝ないしは中継するホストインターフェース装置に
関するものである。
【０００２】
【従来の技術】動画データや音響データの圧縮に標準規
格のＭＰＥＧ（ Moving Picture Exi-pert Group）技術
を利用する際に、データ圧縮の処理速度が問題となって
くる。このデータ圧縮処理を実時間のもとに行わせるた
めに、ハード処理を組み込み、アルゴリズムを最適化し
たものがＭＰＥＧリアルタイムエンコーダである。図５
は、ＣＤーＲＯＭを蓄積メディアとするＭＰＥＧリアル
タイムエンコーダ応用システムの一例のブロック図であ
る。この応用システムを用いた動画像圧縮処理の流れを
説明する。
格のＭＰＥＧ（ Moving Picture Exi-pert Group）技術
を利用する際に、データ圧縮の処理速度が問題となって
くる。このデータ圧縮処理を実時間のもとに行わせるた
めに、ハード処理を組み込み、アルゴリズムを最適化し
たものがＭＰＥＧリアルタイムエンコーダである。図５
は、ＣＤーＲＯＭを蓄積メディアとするＭＰＥＧリアル
タイムエンコーダ応用システムの一例のブロック図であ
る。この応用システムを用いた動画像圧縮処理の流れを
説明する。
【０００３】まず、ホストコンピュータでＭＰＥＧリア
ルタイムエンコーダを制御して、D1フォーマットの原画
像データをＭＰＥＧリアルタイムエンコーダで圧縮し
（1)、ホストコンピュータ経由で大容量ハードディスク
に蓄積する(2) (3) 。ここで、通常は原画像データとし
てＶＴＲなどからの再生画面を入力し圧縮するので、原
画像は停止させることなく圧縮させることが望ましい。
そこで、ＭＰＥＧリアルタイムエンコーダの実時間性が
発揮され、データ圧縮処理を原画像の入力と同時に行う
ことができる。次に、圧縮されたデータをホストコンピ
ュータ上で利用の用途に応じた形に編集し、ＣＤーＲＯ
Ｍライタを使用して、ＣＤカラオケや家庭用ゲーム機器
のソフトの原盤を作成する(4) 、(5) 。
ルタイムエンコーダを制御して、D1フォーマットの原画
像データをＭＰＥＧリアルタイムエンコーダで圧縮し
（1)、ホストコンピュータ経由で大容量ハードディスク
に蓄積する(2) (3) 。ここで、通常は原画像データとし
てＶＴＲなどからの再生画面を入力し圧縮するので、原
画像は停止させることなく圧縮させることが望ましい。
そこで、ＭＰＥＧリアルタイムエンコーダの実時間性が
発揮され、データ圧縮処理を原画像の入力と同時に行う
ことができる。次に、圧縮されたデータをホストコンピ
ュータ上で利用の用途に応じた形に編集し、ＣＤーＲＯ
Ｍライタを使用して、ＣＤカラオケや家庭用ゲーム機器
のソフトの原盤を作成する(4) 、(5) 。
【０００４】次に、従来のリアルタイムエンコーダのホ
ストインターフェイス装置の構成と、このインタフェー
ス装置内の圧縮データの流れを、図６を参照しながら説
明する。まず、ホストインタフェース装置４０は、その
全体を制御する１チップマイクロコンピュータなどで構
成されるＣＰＵ４１と、このＣＰＵが実行する転送制御
プログラムを格納するプログラムメモリ４２と、リアル
タイムエンコーダＲＴＥから転送されてくる圧縮データ
を受取って一時的に記憶するＦＩＦＯ４３と、このＦＩ
ＦＯから転送されてくる圧縮データを一時退避させてお
くバッファの役割をするＳＲＡＭ４４と、ホストコンピ
ュータとのインターフェイス部であるＳＣＳＩコントロ
ーラ（ＳＣＳＩＣ）４５と、装置内の上記各部を接続す
るシステムバス４６とを備えている。
ストインターフェイス装置の構成と、このインタフェー
ス装置内の圧縮データの流れを、図６を参照しながら説
明する。まず、ホストインタフェース装置４０は、その
全体を制御する１チップマイクロコンピュータなどで構
成されるＣＰＵ４１と、このＣＰＵが実行する転送制御
プログラムを格納するプログラムメモリ４２と、リアル
タイムエンコーダＲＴＥから転送されてくる圧縮データ
を受取って一時的に記憶するＦＩＦＯ４３と、このＦＩ
ＦＯから転送されてくる圧縮データを一時退避させてお
くバッファの役割をするＳＲＡＭ４４と、ホストコンピ
ュータとのインターフェイス部であるＳＣＳＩコントロ
ーラ（ＳＣＳＩＣ）４５と、装置内の上記各部を接続す
るシステムバス４６とを備えている。
【０００５】リアルタイムエンコーダＲＴＥで動画像の
圧縮が開始されると、圧縮された動画像データはリアル
タイムエンコーダからＦＩＦＯ４３に蓄積され、満杯に
なる前にシステムバス４６を介してＳＲＡＭ４４に一時
退避される。ＣＰＵ４１は、ＳＣＳＩＣ４５を介してホ
ストコンピュータからデータ転送要求を受けると、ＳＲ
ＡＭ４４からＳＣＳＩコントローラ４５に圧縮画像デー
タを転送する。ＳＣＳＩコントローラ４５は、ホストコ
ンピュータへ圧縮画像データを転送する。上記一連の圧
縮データの転送動作は、ＣＰＵ４１によって制御され
る。図７は上記ＣＰＵ２１が実行するデータ転送制御の
アルゴリズムリズムをフローチャートで表わしたもので
ある。なお、メインルーチンからサブルーチンへの移行
は、ホストコンピュータからの転送要求で発生する割り
込みによって行われる。
圧縮が開始されると、圧縮された動画像データはリアル
タイムエンコーダからＦＩＦＯ４３に蓄積され、満杯に
なる前にシステムバス４６を介してＳＲＡＭ４４に一時
退避される。ＣＰＵ４１は、ＳＣＳＩＣ４５を介してホ
ストコンピュータからデータ転送要求を受けると、ＳＲ
ＡＭ４４からＳＣＳＩコントローラ４５に圧縮画像デー
タを転送する。ＳＣＳＩコントローラ４５は、ホストコ
ンピュータへ圧縮画像データを転送する。上記一連の圧
縮データの転送動作は、ＣＰＵ４１によって制御され
る。図７は上記ＣＰＵ２１が実行するデータ転送制御の
アルゴリズムリズムをフローチャートで表わしたもので
ある。なお、メインルーチンからサブルーチンへの移行
は、ホストコンピュータからの転送要求で発生する割り
込みによって行われる。
【０００６】
【発明が解決しようとする課題】上述のように、従来
は、ホストインタフェース装置は、ホストコンピュータ
へのデータ転送をＣＰＵ４１がプログラムメモリ４２に
よるソフトウエア処理で行っていた。すなわち、図７の
フローチャートのステップ６２，６７，６８，７０及び
７１において、１バイトのデータ転送のたびに、ＣＰＵ
がプログラムメモリ４２に格納されている転送制御命令
を読み取って圧縮画像データの転送を実行している。こ
のため圧縮データの転送に長時間を要するだけでなく、
画質も良好ではないという問題があった。
は、ホストインタフェース装置は、ホストコンピュータ
へのデータ転送をＣＰＵ４１がプログラムメモリ４２に
よるソフトウエア処理で行っていた。すなわち、図７の
フローチャートのステップ６２，６７，６８，７０及び
７１において、１バイトのデータ転送のたびに、ＣＰＵ
がプログラムメモリ４２に格納されている転送制御命令
を読み取って圧縮画像データの転送を実行している。こ
のため圧縮データの転送に長時間を要するだけでなく、
画質も良好ではないという問題があった。
【０００７】近年、ディスクの回転数を通常のものの２
倍にしてデータ転送速度を3Mbps にすることでデータの
読み出し速度を上げ、記録されているデータを高速に利
用することを可能にした倍速ＣＤーＲＯＭが普及してい
る。この倍速ＣＤーＲＯＭを上述した構成の従来のＭＰ
ＥＧリアルタイムエンコーダ応用システムに利用する
と、データの読み出し速度が通常の２倍になるので、動
画像に用いることのできるデータ量が２倍になり、画質
を大幅に向上させることができる。しかしながら、従来
のＭＰＥＧリアルタイムエンコーダでは、データ転送速
度は2.5Mbps なので、倍速ＣＤーＲＯＭを用いてデータ
の読み出しを行っても、この倍速ＣＤーＲＯＭの性能を
最大限に活用することができず、依然として画質の向上
は望めなくなる。
倍にしてデータ転送速度を3Mbps にすることでデータの
読み出し速度を上げ、記録されているデータを高速に利
用することを可能にした倍速ＣＤーＲＯＭが普及してい
る。この倍速ＣＤーＲＯＭを上述した構成の従来のＭＰ
ＥＧリアルタイムエンコーダ応用システムに利用する
と、データの読み出し速度が通常の２倍になるので、動
画像に用いることのできるデータ量が２倍になり、画質
を大幅に向上させることができる。しかしながら、従来
のＭＰＥＧリアルタイムエンコーダでは、データ転送速
度は2.5Mbps なので、倍速ＣＤーＲＯＭを用いてデータ
の読み出しを行っても、この倍速ＣＤーＲＯＭの性能を
最大限に活用することができず、依然として画質の向上
は望めなくなる。
【０００８】従って、本発明の目的は、高速処理が可能
で、倍速ＣＤーＲＯＭにも対応可能なことから高画質な
動画像を実現しうるＭＰＥＧリアルタイムエンコーダな
どのホストインターフェイス装置を提供することにあ
る。
で、倍速ＣＤーＲＯＭにも対応可能なことから高画質な
動画像を実現しうるＭＰＥＧリアルタイムエンコーダな
どのホストインターフェイス装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明のホストインタフェース装置は、従来の第１，第２の
バッファメモリとＣＰＵとホストインタフェース部とに
加えて、第１，第２のバッファメモリ間及び第２のバッ
ファメモリからホストインタフェース部への圧縮データ
の転送をＣＰＵの制御のもとに直接メモリアクセスの形
式で実行するＤＭＡ転送制御部を備えている。本発明の
好適な一実施例によれば、ＣＰＵは、圧縮データの転送
元、転送先及び転送データ量に関して予め定められてい
る複数の組合せの一つを、各バッファメモリ内の圧縮デ
ータの蓄積量に関して予め定められている規則に従って
選択し、この選択した組合せに従ったデータ転送をＤＭ
Ａ転送制御部に行わせるように構成されている。更に、
好適には、各バッファメモリのデータ蓄積量とアドレス
はＤＭＡ転送部によって管理される。
明のホストインタフェース装置は、従来の第１，第２の
バッファメモリとＣＰＵとホストインタフェース部とに
加えて、第１，第２のバッファメモリ間及び第２のバッ
ファメモリからホストインタフェース部への圧縮データ
の転送をＣＰＵの制御のもとに直接メモリアクセスの形
式で実行するＤＭＡ転送制御部を備えている。本発明の
好適な一実施例によれば、ＣＰＵは、圧縮データの転送
元、転送先及び転送データ量に関して予め定められてい
る複数の組合せの一つを、各バッファメモリ内の圧縮デ
ータの蓄積量に関して予め定められている規則に従って
選択し、この選択した組合せに従ったデータ転送をＤＭ
Ａ転送制御部に行わせるように構成されている。更に、
好適には、各バッファメモリのデータ蓄積量とアドレス
はＤＭＡ転送部によって管理される。
【００１０】
【作用】上述した構成のホストインタフェース装置によ
れば、リアルタイムエンコーダから転送されてきた圧縮
画像データは一旦第１のバッファメモリに格納される。
ＣＰＵは、ホストコンピュータが発したデータ転送要求
をホストインタフェース部を介して受け取ると、ＤＭＡ
転送制御部が管理している各バッファメモリ内の蓄積デ
ータ量を調べ、その蓄積データ量に応じて、所定の転送
制御命令の一つを選択し、ＤＭＡ転送部を起動する。起
動されたデータ転送制御部は、各バッファメモリの蓄積
データ量を調べ、この命令通りの転送処理が可能である
ことを確認した上で、各バッファメモリ間のデータ転送
や第２のバッファメモリからホストインタフェース部へ
のデータ転送を行う。
れば、リアルタイムエンコーダから転送されてきた圧縮
画像データは一旦第１のバッファメモリに格納される。
ＣＰＵは、ホストコンピュータが発したデータ転送要求
をホストインタフェース部を介して受け取ると、ＤＭＡ
転送制御部が管理している各バッファメモリ内の蓄積デ
ータ量を調べ、その蓄積データ量に応じて、所定の転送
制御命令の一つを選択し、ＤＭＡ転送部を起動する。起
動されたデータ転送制御部は、各バッファメモリの蓄積
データ量を調べ、この命令通りの転送処理が可能である
ことを確認した上で、各バッファメモリ間のデータ転送
や第２のバッファメモリからホストインタフェース部へ
のデータ転送を行う。
【００１１】
【実施例】図１は、本発明に係わるリアルタイムエンコ
ーダのホストインタフェース装置の構成を示すブロック
図である。このホストインタフェース装置１０は、この
装置全体の圧縮データの転送動作を制御するＣＰＵ１１
と、このＣＰＵ１１が実行するプログラムを格納するプ
ログラムメモリ１２と、リアルタイムエンコーダＲＴＥ
から転送されてくる圧縮データを受け取って一時的に記
憶する第１のバッファメモリ１３と、この第１のバッフ
ァメモリ１３から転送されてくる圧縮データを一時退避
させておく第２のバッファメモリ１４と、ホストコンピ
ュータＨＣとこのホストインタフェース装置との間のデ
ータ転送を実行するホストインタフェース部１５と、シ
ステムバス１６とに加えて、ＣＰＵ１１の制御のもとに
この装置内の直接メモリアクセスによる圧縮データの転
送を実行するＤＭＡコントローラ１７を備えている。
ーダのホストインタフェース装置の構成を示すブロック
図である。このホストインタフェース装置１０は、この
装置全体の圧縮データの転送動作を制御するＣＰＵ１１
と、このＣＰＵ１１が実行するプログラムを格納するプ
ログラムメモリ１２と、リアルタイムエンコーダＲＴＥ
から転送されてくる圧縮データを受け取って一時的に記
憶する第１のバッファメモリ１３と、この第１のバッフ
ァメモリ１３から転送されてくる圧縮データを一時退避
させておく第２のバッファメモリ１４と、ホストコンピ
ュータＨＣとこのホストインタフェース装置との間のデ
ータ転送を実行するホストインタフェース部１５と、シ
ステムバス１６とに加えて、ＣＰＵ１１の制御のもとに
この装置内の直接メモリアクセスによる圧縮データの転
送を実行するＤＭＡコントローラ１７を備えている。
【００１２】本実施例では、ＣＰＵ１１は１６ビットの
マイクロコンピュータで構成され、プログラムメモリは
256ＫバイトのＲＯＭで構成されている。また、第１の
バッファメモリは16ＫバイトのＲＡＭＳが３段縦列配置
されたＦＩＦＯで構成され、第２のバッファメモリは25
6 ＫバイトのＳＲＡＭで構成されている。そして、ホス
トインタフェース部１５は汎用のＳＣＳＩ（Small Conp
utor System Interface)コントローラから構成されてい
る。以下では、説明の便宜上、第１のバッファメモリ１
３、第２のバッファメモリ１４、ホストインタフェース
部１５及びＤＭＡコントローラ１７のそれぞれを、ＦＩ
ＦＯ１３，ＳＲＡＭ１４、ＳＣＳＩＣ１５及びＤＭＡＣ
１７と略称する。
マイクロコンピュータで構成され、プログラムメモリは
256ＫバイトのＲＯＭで構成されている。また、第１の
バッファメモリは16ＫバイトのＲＡＭＳが３段縦列配置
されたＦＩＦＯで構成され、第２のバッファメモリは25
6 ＫバイトのＳＲＡＭで構成されている。そして、ホス
トインタフェース部１５は汎用のＳＣＳＩ（Small Conp
utor System Interface)コントローラから構成されてい
る。以下では、説明の便宜上、第１のバッファメモリ１
３、第２のバッファメモリ１４、ホストインタフェース
部１５及びＤＭＡコントローラ１７のそれぞれを、ＦＩ
ＦＯ１３，ＳＲＡＭ１４、ＳＣＳＩＣ１５及びＤＭＡＣ
１７と略称する。
【００１３】ＣＰＵ１１によるプログラムメモリ１２か
らの命令の読出しと、ＤＭＡＣ１７によるＦＩＦＯ１３
からＳＲＡＭ１４への圧縮データの転送、ＳＲＡＭ１４
からＳＣＳＩＣ１５への圧縮データの転送は、システム
バス１６を介して行われる。従来装置ではＣＰＵ１１が
転送制御のプログラムをプログラムメモリ１２から読み
出し、その実行によって圧縮データの転送制御を行って
いたが、データ転送専用のハードウエア回路で構成され
るＤＭＡＣ１７を設置することにより、ＣＰＵ１１によ
る命令の読み出しにかかる時間をなくし、一回の命令で
大量のデータを転送することができるようになってい
る。なお、このＤＭＡＣ１７は、本出願人が開発した専
用ツールを使用しFPGA３個で構成されており、回路規模
は約5000ゲートである。
らの命令の読出しと、ＤＭＡＣ１７によるＦＩＦＯ１３
からＳＲＡＭ１４への圧縮データの転送、ＳＲＡＭ１４
からＳＣＳＩＣ１５への圧縮データの転送は、システム
バス１６を介して行われる。従来装置ではＣＰＵ１１が
転送制御のプログラムをプログラムメモリ１２から読み
出し、その実行によって圧縮データの転送制御を行って
いたが、データ転送専用のハードウエア回路で構成され
るＤＭＡＣ１７を設置することにより、ＣＰＵ１１によ
る命令の読み出しにかかる時間をなくし、一回の命令で
大量のデータを転送することができるようになってい
る。なお、このＤＭＡＣ１７は、本出願人が開発した専
用ツールを使用しFPGA３個で構成されており、回路規模
は約5000ゲートである。
【００１４】また、汎用のＣＰＵとＤＭＡコントローラ
の組合せでは、ＣＰＵ１１が圧縮データの転送元アドレ
スと、転送先アドレスと、転送バイト数とを逐一作成し
て、ＤＭＡＣントローラの内のレジスタへ書き込むこと
が必要であった。この実施例によれば、データの転送元
のデバイスアドレスと、転送先のデバイスアドレスと、
転送データ量とを組合せた４種類のデータ転送命令が予
め作成されてプログラムメモリ１２に格納されている。
この４種類のデータ転送命令は、以下のものである。
の組合せでは、ＣＰＵ１１が圧縮データの転送元アドレ
スと、転送先アドレスと、転送バイト数とを逐一作成し
て、ＤＭＡＣントローラの内のレジスタへ書き込むこと
が必要であった。この実施例によれば、データの転送元
のデバイスアドレスと、転送先のデバイスアドレスと、
転送データ量とを組合せた４種類のデータ転送命令が予
め作成されてプログラムメモリ１２に格納されている。
この４種類のデータ転送命令は、以下のものである。
【００１５】 転 送 元 転 送 先 転送データ量 転送命令（１） ＦＩＦＯ ＳＲＡＭ 16K バイト 転送命令（２） ＳＲＡＭ ＳＣＳＩＣ 16K バイト 転送命令（３） ＦＩＦＯ ＳＲＡＭ 16K バイト未満の全量 転送命令（４） ＳＲＡＭ ＳＣＳＩＣ 16K バイト未満の全量
【００１６】ＣＰＵ１１は、ＦＩＦＯ１３やＳＲＡＭ１
４内の蓄積データ量に応じて、プログラムメモリ１２に
格納中の４種類の転送命令の一つを選択して読出し、こ
の読出した転送命令に含まれる転送元デバイスアドレス
と、転送先デバイスアドレスと、転送データ量をＤＭＡ
Ｃ１７のレジスタに設定するだけでよい。この結果、Ｃ
ＰＵ１１が各アドレスと転送データ量を逐一作成する処
理が不要になり、データ転送処理の高速化が実現でき
る。更に、この実施例のＤＭＡＣ１７は、従来ＣＰＵ１
１が行っていたＦＩＦＯ１３とＳＲＡＭ１４内の蓄積デ
ータ量やデバイス内アドレスの管理の機能を具備してい
る。すなわち、ＣＰＵ１１は、転送命令の決定に際し
て、ＦＩＦＯ１３やＳＲＡＭ１４内の蓄積データ量をＤ
ＭＡＣ１７から読取るだけでよく、しかもデバイス内ア
ドレスを管理する必要もなくなる。この結果、ＣＰＵ１
１の負担が軽減され、一層高速な転送処理が可能とな
る。
４内の蓄積データ量に応じて、プログラムメモリ１２に
格納中の４種類の転送命令の一つを選択して読出し、こ
の読出した転送命令に含まれる転送元デバイスアドレス
と、転送先デバイスアドレスと、転送データ量をＤＭＡ
Ｃ１７のレジスタに設定するだけでよい。この結果、Ｃ
ＰＵ１１が各アドレスと転送データ量を逐一作成する処
理が不要になり、データ転送処理の高速化が実現でき
る。更に、この実施例のＤＭＡＣ１７は、従来ＣＰＵ１
１が行っていたＦＩＦＯ１３とＳＲＡＭ１４内の蓄積デ
ータ量やデバイス内アドレスの管理の機能を具備してい
る。すなわち、ＣＰＵ１１は、転送命令の決定に際し
て、ＦＩＦＯ１３やＳＲＡＭ１４内の蓄積データ量をＤ
ＭＡＣ１７から読取るだけでよく、しかもデバイス内ア
ドレスを管理する必要もなくなる。この結果、ＣＰＵ１
１の負担が軽減され、一層高速な転送処理が可能とな
る。
【００１７】次に、動作を説明する。リアルタイムエン
コーダＲＴＥで動画データの圧縮が開始されると、この
リアルタイムエンコーダから転送されてきた圧縮済の動
画データがＦＩＦＯ１３に転送され、一旦これに蓄積さ
れる。ホストコンピュータからＳＣＳＩＣ１５を介して
ＣＰＵ１１にデータ転送要求が発せられると、ＣＰＵ１
１は、ＤＭＡＣ１７をアクセスすることにより、このＤ
ＭＡＣ１７が管理しているＦＩＦＯ１３やＳＲＡＭ１４
の蓄積データ量を検出する。ＣＰＵ１１は、この検出し
た蓄積データ量に応じて上記４種類の転送命令の一つを
プログラムメモリ１２から読み出し、これをＤＭＡＣ１
７のレジスタに設定し、起動する。
コーダＲＴＥで動画データの圧縮が開始されると、この
リアルタイムエンコーダから転送されてきた圧縮済の動
画データがＦＩＦＯ１３に転送され、一旦これに蓄積さ
れる。ホストコンピュータからＳＣＳＩＣ１５を介して
ＣＰＵ１１にデータ転送要求が発せられると、ＣＰＵ１
１は、ＤＭＡＣ１７をアクセスすることにより、このＤ
ＭＡＣ１７が管理しているＦＩＦＯ１３やＳＲＡＭ１４
の蓄積データ量を検出する。ＣＰＵ１１は、この検出し
た蓄積データ量に応じて上記４種類の転送命令の一つを
プログラムメモリ１２から読み出し、これをＤＭＡＣ１
７のレジスタに設定し、起動する。
【００１８】起動されたＤＭＡＣ１７は、ＦＩＦＯ１３
やＳＲＡＭ１４の蓄積データ量を調べ、この命令通りの
転送処理が可能であることを確認した上で、ＦＩＦＯ１
３からＳＲＡＭ１４へのデータ転送や、ＳＲＡＭ１４か
らＳＣＳＩＣ１５へのデータ転送を実行する。ＳＲＡＭ
１４からＳＣＳＩＣ１５に転送された圧縮データは、こ
こからホストコンピュータＨＣに送出される。
やＳＲＡＭ１４の蓄積データ量を調べ、この命令通りの
転送処理が可能であることを確認した上で、ＦＩＦＯ１
３からＳＲＡＭ１４へのデータ転送や、ＳＲＡＭ１４か
らＳＣＳＩＣ１５へのデータ転送を実行する。ＳＲＡＭ
１４からＳＣＳＩＣ１５に転送された圧縮データは、こ
こからホストコンピュータＨＣに送出される。
【００１９】図２は、ＣＰＵ１１が実行するデータ転送
制御アルゴリズムフローチャートである。ＣＰＵ１１
は、このホストインタフェース装置への電源投入などを
契機として動作を開始し、リアルタイムエンコーダＲＴ
Ｅからエンコードの開始の通知を受けたことなどを契機
としてこのデータ転送制御のメインルーチンの実行を開
始する。
制御アルゴリズムフローチャートである。ＣＰＵ１１
は、このホストインタフェース装置への電源投入などを
契機として動作を開始し、リアルタイムエンコーダＲＴ
Ｅからエンコードの開始の通知を受けたことなどを契機
としてこのデータ転送制御のメインルーチンの実行を開
始する。
【００２０】ＣＰＵ１１は、動作を開始すると、まず、
ＤＭＡＣ１７をアクセスすることにより、ＤＭＡＣ１７
が管理中のＦＩＦＯ１３の蓄積データ量が１６Ｋバイト
以上であるか否かを判定する（ステップ２１）。ＣＰＵ
１１は、ＦＩＦＯ１３の蓄積データ量が１６Ｋバイト以
上であれば、プログラムメモリ１２から上述した転送命
令（１）を読出し、これをＤＭＡＣ１７のレジスタに設
定し、ＤＭＡＣ１７を起動する（ステップ２２）。起動
されたＤＭＡＣ１７は、ＦＩＦＯ１３に蓄積中の圧縮デ
ータを１６ＫバイトだけＳＲＡＭ１４に転送し、転送の
終了をＣＰＵ１１に通知する。
ＤＭＡＣ１７をアクセスすることにより、ＤＭＡＣ１７
が管理中のＦＩＦＯ１３の蓄積データ量が１６Ｋバイト
以上であるか否かを判定する（ステップ２１）。ＣＰＵ
１１は、ＦＩＦＯ１３の蓄積データ量が１６Ｋバイト以
上であれば、プログラムメモリ１２から上述した転送命
令（１）を読出し、これをＤＭＡＣ１７のレジスタに設
定し、ＤＭＡＣ１７を起動する（ステップ２２）。起動
されたＤＭＡＣ１７は、ＦＩＦＯ１３に蓄積中の圧縮デ
ータを１６ＫバイトだけＳＲＡＭ１４に転送し、転送の
終了をＣＰＵ１１に通知する。
【００２１】ＣＰＵ１１は、ＤＭＡＣ１７による圧縮デ
ータの転送が終了すると、判定ステップ２１に復帰す
る。ＣＰＵ１１は、ＦＩＦＯ１３に１６Ｋバッファ以上
の圧縮データが存在しない場合には、その蓄積データが
１６Ｋバイト以上になるのを待ち合わせる。ホストコン
ピュータＨＣからのデータ転送要求がＳＣＳＩＣ１５を
介してＣＰＵ１１に送出されてくると、割り込み信号が
発生する。この割り込み信号を受け付けたＣＰＵ１１は
メインルーチンからサブルーチンに移行する。
ータの転送が終了すると、判定ステップ２１に復帰す
る。ＣＰＵ１１は、ＦＩＦＯ１３に１６Ｋバッファ以上
の圧縮データが存在しない場合には、その蓄積データが
１６Ｋバイト以上になるのを待ち合わせる。ホストコン
ピュータＨＣからのデータ転送要求がＳＣＳＩＣ１５を
介してＣＰＵ１１に送出されてくると、割り込み信号が
発生する。この割り込み信号を受け付けたＣＰＵ１１は
メインルーチンからサブルーチンに移行する。
【００２２】ＣＰＵ１１は、まず、ＤＭＡＣ１７をアク
セスすることにより、これが管理中のＳＲＡＭ１４の蓄
積データ量が１６Ｋバイト以上であるか否かを判定する
（ステップ２４）。ＣＰＵ１１は、ＳＲＡＭ１４の蓄積
データ量が１６Ｋバイト以上であれば、プログラムメモ
リ１２から転送命令（２）を読出し、これをＤＭＡＣ１
７のレジスタに設定してこのＤＭＡＣ１７を起動する
（ステップ２８）。起動されたＤＭＡＣ１７は、ＳＲＡ
Ｍ１４に蓄積中の圧縮データを１６ＫバイトだけＳＣＳ
ＩＣ１５に転送し、転送の終了をＣＰＵ１１に通知す
る。ＣＰＵ１１は、ＤＭＡＣ１７による圧縮データの転
送が終了すると上述のメインルーチンに復帰する。
セスすることにより、これが管理中のＳＲＡＭ１４の蓄
積データ量が１６Ｋバイト以上であるか否かを判定する
（ステップ２４）。ＣＰＵ１１は、ＳＲＡＭ１４の蓄積
データ量が１６Ｋバイト以上であれば、プログラムメモ
リ１２から転送命令（２）を読出し、これをＤＭＡＣ１
７のレジスタに設定してこのＤＭＡＣ１７を起動する
（ステップ２８）。起動されたＤＭＡＣ１７は、ＳＲＡ
Ｍ１４に蓄積中の圧縮データを１６ＫバイトだけＳＣＳ
ＩＣ１５に転送し、転送の終了をＣＰＵ１１に通知す
る。ＣＰＵ１１は、ＤＭＡＣ１７による圧縮データの転
送が終了すると上述のメインルーチンに復帰する。
【００２３】ＣＰＵ１１は、上記ステップ２４で、ＳＲ
ＡＭ１４に１６Ｋバイト以上の圧縮データが蓄積されて
いないことを判定すると、ＦＩＦＯ１３の蓄積データ量
が１６Ｋバイト以上であるか否かを判定する（ステップ
２５）。ＣＰＵ１１は、ＦＩＦＯ１３の蓄積データ量が
１６Ｋバイト未満であれば、リアルタイムエンコーダの
エンコードが終了したか否かを判定し（ステップ２
６）、未終了であればステップ２５に戻る。ＣＰＵ１１
は、リアルタイムエンコーダによるエンコードが未終了
である間はステップ２５と２６を反復することことによ
り、ＦＩＦＯ１３の蓄積データ量が１６Ｋバイト以上に
なるのを待つ。
ＡＭ１４に１６Ｋバイト以上の圧縮データが蓄積されて
いないことを判定すると、ＦＩＦＯ１３の蓄積データ量
が１６Ｋバイト以上であるか否かを判定する（ステップ
２５）。ＣＰＵ１１は、ＦＩＦＯ１３の蓄積データ量が
１６Ｋバイト未満であれば、リアルタイムエンコーダの
エンコードが終了したか否かを判定し（ステップ２
６）、未終了であればステップ２５に戻る。ＣＰＵ１１
は、リアルタイムエンコーダによるエンコードが未終了
である間はステップ２５と２６を反復することことによ
り、ＦＩＦＯ１３の蓄積データ量が１６Ｋバイト以上に
なるのを待つ。
【００２４】ＣＰＵ１１は、ＦＩＦＯ１３の蓄積データ
量が１６Ｋバイト以上になったことをステップ２５で判
定すると、プログラムメモリ１２から読出した転送命令
（１）をＤＭＡＣ１７に設定してこれを起動する（ステ
ップ２７）。起動されたＤＭＡＣ１７は、ＦＩＦＯ１３
からＳＲＡＭ１４に圧縮データを１６Ｋバイトだけ転送
する。このデータ転送が終了すると、ＣＰＵ１１は、プ
ログラムメモリ１２から読出した転送命令（２）をＤＭ
ＡＣ１７に設定してこれを起動する（ステップ２８）。
起動されたＤＭＡＣ１７は、ＳＲＡＭ１４からＳＣＳＩ
Ｃ１５に圧縮データを１６Ｋバイトだけ転送する。この
データ転送が終了すると、ＣＰＵ１１はメインルーチン
に復帰する。
量が１６Ｋバイト以上になったことをステップ２５で判
定すると、プログラムメモリ１２から読出した転送命令
（１）をＤＭＡＣ１７に設定してこれを起動する（ステ
ップ２７）。起動されたＤＭＡＣ１７は、ＦＩＦＯ１３
からＳＲＡＭ１４に圧縮データを１６Ｋバイトだけ転送
する。このデータ転送が終了すると、ＣＰＵ１１は、プ
ログラムメモリ１２から読出した転送命令（２）をＤＭ
ＡＣ１７に設定してこれを起動する（ステップ２８）。
起動されたＤＭＡＣ１７は、ＳＲＡＭ１４からＳＣＳＩ
Ｃ１５に圧縮データを１６Ｋバイトだけ転送する。この
データ転送が終了すると、ＣＰＵ１１はメインルーチン
に復帰する。
【００２５】ＣＰＵ１１は、リアルタイムエンコーダの
エンコードの終了をステップ２６で判定すると、ＦＩＦ
Ｏ１３に圧縮データが残存しているか否かを判定し（ス
テップ２９）、残存していればプログラムメモリ１２か
ら転送命令（３）を読出してこれをＤＭＡＣ１７に設定
し、起動する（ステップ３０）。起動されたＤＭＡＣ１
７は、ＦＩＦＯ１３に残存する１６Ｋバイト未満の圧縮
データをＳＲＡＭ１４に転送する。ＣＰＵ１１は、この
データ転送が終了すると、プログラムメモリ１２から転
送命令（４）を読出してこれをＤＭＡＣ１７に設定し、
起動する（ステップ３１）。起動されたＤＭＡＣ１７
は、ＳＲＡＭ１４に残存する１６Ｋバイト未満の圧縮デ
ータをＳＣＳＩＣ１５に転送する。ＣＰＵ１１は、この
データ転送が終了すると、転送制御処理を終了する。Ｆ
ＩＦＯ１３に残存データが存在しない場合には、直ちに
ステップ３１が実行される。
エンコードの終了をステップ２６で判定すると、ＦＩＦ
Ｏ１３に圧縮データが残存しているか否かを判定し（ス
テップ２９）、残存していればプログラムメモリ１２か
ら転送命令（３）を読出してこれをＤＭＡＣ１７に設定
し、起動する（ステップ３０）。起動されたＤＭＡＣ１
７は、ＦＩＦＯ１３に残存する１６Ｋバイト未満の圧縮
データをＳＲＡＭ１４に転送する。ＣＰＵ１１は、この
データ転送が終了すると、プログラムメモリ１２から転
送命令（４）を読出してこれをＤＭＡＣ１７に設定し、
起動する（ステップ３１）。起動されたＤＭＡＣ１７
は、ＳＲＡＭ１４に残存する１６Ｋバイト未満の圧縮デ
ータをＳＣＳＩＣ１５に転送する。ＣＰＵ１１は、この
データ転送が終了すると、転送制御処理を終了する。Ｆ
ＩＦＯ１３に残存データが存在しない場合には、直ちに
ステップ３１が実行される。
【００２６】上記実施例において、圧縮画像データの転
送速度が従来装置に比べてどの程度増大したかを、８バ
イトの圧縮画像データを転送する場合を例にとり、図３
を参照して説明する。ＣＰＵ１１が実行するソフトウェ
アによるデータ転送の場合には、１回のデータ転送（１
バイト）に１２クロック周期の時間を要するので、これ
を８回繰り返して８バイトのデータを転送するには９６
クロック周期の時間が必要である。一方、ＤＭＡＣ１７
を用いる本実施例では、ＣＰＵ１１がＤＭＡＣ１７を起
動するためのコマンドを発するのに８クロック周期の時
間が必要であるが、ＤＭＡＣ１７が１バイトのデータを
転送するのに８クロック周期の時間で済むので、８バイ
トのデータ転送は６４クロック周期の時間になる。従っ
て、ＤＭＡＣ１７による８バイトのデータ転送は７２ク
ロックになり、ＤＭＡＣ１７を用いたほうが２４クロッ
ク周期短い時間で転送が行える。
送速度が従来装置に比べてどの程度増大したかを、８バ
イトの圧縮画像データを転送する場合を例にとり、図３
を参照して説明する。ＣＰＵ１１が実行するソフトウェ
アによるデータ転送の場合には、１回のデータ転送（１
バイト）に１２クロック周期の時間を要するので、これ
を８回繰り返して８バイトのデータを転送するには９６
クロック周期の時間が必要である。一方、ＤＭＡＣ１７
を用いる本実施例では、ＣＰＵ１１がＤＭＡＣ１７を起
動するためのコマンドを発するのに８クロック周期の時
間が必要であるが、ＤＭＡＣ１７が１バイトのデータを
転送するのに８クロック周期の時間で済むので、８バイ
トのデータ転送は６４クロック周期の時間になる。従っ
て、ＤＭＡＣ１７による８バイトのデータ転送は７２ク
ロックになり、ＤＭＡＣ１７を用いたほうが２４クロッ
ク周期短い時間で転送が行える。
【００２７】実際のホストインタフェース装置のデータ
転送では、ＳＣＳＩＣ１５は８バイトのバッファを利用
してホストコンピュータへデータを転送しているので、
１６Ｋバイトのデータを転送するのに８バイトの転送を
2,048 回反復している。このことから、８バイトのデー
タを転送するだけでも２４クロック周期の時間差がある
ので、これを2,048 回反復したときには49,152クロック
周期の時間を低減でき、データ転送速度が向上したこと
になる。
転送では、ＳＣＳＩＣ１５は８バイトのバッファを利用
してホストコンピュータへデータを転送しているので、
１６Ｋバイトのデータを転送するのに８バイトの転送を
2,048 回反復している。このことから、８バイトのデー
タを転送するだけでも２４クロック周期の時間差がある
ので、これを2,048 回反復したときには49,152クロック
周期の時間を低減でき、データ転送速度が向上したこと
になる。
【００２８】図４は、本実施例のインタフェース装置を
使ってデータ転送速度を測定し、従来装置のデータ転送
速度と比較した結果を表わした表である。図４に示すよ
うに、本発明のインタフェース装置によればデータ転送
速度が 3Ｍbps 以上になるので、ＭＰＥＧリアルタイム
エンコーダを倍速ＣＤーＲＯＭに対応させることができ
る。
使ってデータ転送速度を測定し、従来装置のデータ転送
速度と比較した結果を表わした表である。図４に示すよ
うに、本発明のインタフェース装置によればデータ転送
速度が 3Ｍbps 以上になるので、ＭＰＥＧリアルタイム
エンコーダを倍速ＣＤーＲＯＭに対応させることができ
る。
【００２９】
【発明の効果】以上説明したように本発明によれば、一
回の転送命令で一連のデータ転送処理を実行するＤＭＡ
コントローラを使用して、リアルタイムエンコーダとホ
ストコンピュータとの間の圧縮画像データの転送を緩衝
する構成であるから、プログラムメモリからの命令の読
出しや、圧縮画像データの転送に要する時間を低減でき
る。この結果、高速処理が可能であり、倍速ＣＤーＲＯ
Ｍにより再生する場合、高画質な動画像を提供できるＭ
ＰＥＧリアルタイムエンコーダとホストコンピュータ間
のインタフェース装置を実現できる。
回の転送命令で一連のデータ転送処理を実行するＤＭＡ
コントローラを使用して、リアルタイムエンコーダとホ
ストコンピュータとの間の圧縮画像データの転送を緩衝
する構成であるから、プログラムメモリからの命令の読
出しや、圧縮画像データの転送に要する時間を低減でき
る。この結果、高速処理が可能であり、倍速ＣＤーＲＯ
Ｍにより再生する場合、高画質な動画像を提供できるＭ
ＰＥＧリアルタイムエンコーダとホストコンピュータ間
のインタフェース装置を実現できる。
【図１】本発明の一実施例に係わるリアルタイムエンコ
ーダのホストインタフェース装置の構成をリアルタイム
エンコーダとホストコンピュータと共に示すブロック図
である。
ーダのホストインタフェース装置の構成をリアルタイム
エンコーダとホストコンピュータと共に示すブロック図
である。
【図２】図１のＣＰＵ１１が実行するデータ転送制御処
理の概要を示すフローチャートである。
理の概要を示すフローチャートである。
【図３】上記実施例のホストインタフェース装置内のデ
ータ転送所要時間と従来装置内のデータ転送所要時間を
クロック周期を単位として比較して示す表である。
ータ転送所要時間と従来装置内のデータ転送所要時間を
クロック周期を単位として比較して示す表である。
【図４】上記実施例ホストインタフェース装置内のデー
タ転送速度と従来装置内のデータ転送速度とを比較して
示す表である。
タ転送速度と従来装置内のデータ転送速度とを比較して
示す表である。
【図５】一般的なホストインタフェース装置を含むＭＰ
ＥＧリアルタイムエンコーダ応用システムの一例の模式
図である。
ＥＧリアルタイムエンコーダ応用システムの一例の模式
図である。
【図６】従来のホストインタフェース装置の構成を示す
ブロック図である。
ブロック図である。
【図７】図６のＣＰＵ４１が実行するデータ転送制御処
理の概要を示すフローチャートである。
理の概要を示すフローチャートである。
11 ＣＰＵ 12 プログラムメモリ 13 FIFO（第１のバッファメモリ） 14 SRAM（第２のバッファメモリ） 15 SCSIコントローラ( ホストインタフェース部） 16 システムバス 17 DMA コントローラ（DMA 転送制御部）
Claims (8)
- 【請求項１】 データ供給源から供給されたデータを実
時間性を保ちながら所定のアルゴリズムに従って圧縮す
るリアルタイムエンコーダと、この圧縮データを処理す
るホストコンピュータとの間に設置され、前記リアルタ
イムエンコーダからホストコンピュータへの圧縮データ
の転送を緩衝するホストインタフェース装置であって、 プログラムの実行により前記圧縮データの転送制御を行
うＣＰＵと、 前記リアルタイムエンコーダから転送されてくる圧縮デ
ータを一時的に保持する第１のバッファメモリと、 この第１のバッファメモリよりも大きな容量を有しこの
第１のバッファメモリから転送されてくる圧縮データを
一時的に保持する第２のバッファメモリと、 このホストインタフェース装置と前記ホストコンピュー
タとの間の通信を媒介するホストインタフェース部と、 前記第１のバッファメモリから前記第２のバッファメモ
リへの圧縮データの転送と、前記第２のバッファメモリ
から前記ホストインタフェース部への圧縮データの転送
とを前記ＣＰＵの制御のもとに直接メモリアクセスの形
式で実行するＤＭＡ転送制御部とを備えたことを特徴と
するリアルタイムエンコーダのホストインタフェース装
置。 - 【請求項２】 請求項１において、 前記ＣＰＵは、圧縮データの転送元、転送先及び転送デ
ータ量に関して予め定められている複数の組合せの一つ
を、前記第１のバッファメモリ若しくは第２のバッファ
メモリ内の圧縮データの蓄積量又は双方のバッファメモ
リ内の圧縮データの蓄積量の組合せに関して予め定めら
れている規則に従って選択し、この選択した組合せに従
ったデータ転送を前記ＤＭＡ転送制御部に行わせること
を特徴とするリアルタイムエンコーダのホストインタフ
ェース装置。 - 【請求項３】 請求項１又は２において、 前記ＤＭＡ転送制御部は、前記第１，第２のバッファメ
モリ内の圧縮データの蓄積量とアドレスを管理する手段
を備えたことを特徴とするリアルタイムエンコーダのホ
ストインタフェース装置。 - 【請求項４】 請求項２又は３において、 前記ＤＭＡ転送制御部は、前記ＣＰＵから起動される
と、前記第１，第２のバッファメモリ内の蓄積データを
確認した上で、データ転送を開始することを特徴とする
リアルタイムエンコーダのホストインタフェース装置。 - 【請求項５】 データ供給源から供給されたデータを実
時間性を保ちながら所定のアルゴリズムに従って圧縮す
るリアルタイムエンコーダと、この圧縮データを処理す
るホストコンピュータとの間に設置され、前記リアルタ
イムエンコーダからホストコンピュータへの圧縮データ
の転送を緩衝するホストインタフェース装置であって、 プログラムの実行により前記圧縮データの転送制御を行
うＣＰＵと、 前記リアルタイムエンコーダから転送されてくる圧縮デ
ータを一時的に保持するバッファメモリと、 このホストインタフェース装置と前記ホストコンピュー
タとの間の通信を媒介するホストインタフェース部と、 前記バッファメモリからホストインタフェース部への圧
縮データの転送を前記ＣＰＵによる制御のもとに直接メ
モリアクセスの形式で実行するＤＭＡ転送制御部とを備
えたことを特徴とするリアルタイムエンコーダのホスト
インタフェース装置。 - 【請求項６】 請求項５において、 前記ＣＰＵは、圧縮データの転送元、転送先及び転送デ
ータ量に関して予め定められている複数の組合せの一つ
を、前記バッファメモリ内の圧縮データの蓄積量に関し
て予め定められている規則に従って選択し、この選択し
た組合せに従ったデータ転送を前記ＤＭＡ転送制御部に
行わせることを特徴とするリアルタイムエンコーダのホ
ストインタフェース装置。 - 【請求項７】 請求項５又は６において、 前記ＤＭＡ転送制御部は、前記バッファメモリ内の圧縮
データの蓄積量とアドレスとを管理する手段を備えたこ
とを特徴とするリアルタイムエンコーダのホストインタ
フェース装置。 - 【請求項８】 請求項５乃至７のそれぞれにおいて、 前記ＤＭＡ転送制御部は、前記ＣＰＵから起動される
と、前記バッファメモリ内の蓄積データを確認した上
で、データ転送を開始することを特徴とするリアルタイ
ムエンコーダのホストインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958294A JPH0822430A (ja) | 1994-07-07 | 1994-07-07 | リアルタイムエンコーダのホストインタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17958294A JPH0822430A (ja) | 1994-07-07 | 1994-07-07 | リアルタイムエンコーダのホストインタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822430A true JPH0822430A (ja) | 1996-01-23 |
Family
ID=16068251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17958294A Withdrawn JPH0822430A (ja) | 1994-07-07 | 1994-07-07 | リアルタイムエンコーダのホストインタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440408B1 (ko) * | 1997-07-29 | 2005-09-28 | 삼성전자주식회사 | 비디오 데이터의 변환방법 및 변환회로 |
-
1994
- 1994-07-07 JP JP17958294A patent/JPH0822430A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440408B1 (ko) * | 1997-07-29 | 2005-09-28 | 삼성전자주식회사 | 비디오 데이터의 변환방법 및 변환회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |