JP2964652B2

JP2964652B2 - クロック受信回路

Info

Publication number: JP2964652B2
Application number: JP3008831A
Authority: JP
Inventors: 正範梶原; 政司大庭; 剛田中; 秀樹間瀬; 秀敏豊福
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-01-29
Filing date: 1991-01-29
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH04252616A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック供給装置より基
準クロックを受信して内部動作クロックを作成するクロ
ック受信回路に関する。

【０００２】近年のディジタル通信装置（伝送装置、交
換機等）は、ディジタル通信網内のマスタ局に設置され
た親クロック供給装置より供給される極めて精度の高い
一つの基準クロックに同期したシステム構成となってい
る。ディジタル通信装置の内部動作用クロックは各局舎
に設置された子クロック供給装置（以下、クロック受信
装置と記す）より供給を受けるが、クロック受信装置で
は各ディジタル通信装置の内部動作に必要な周波数のク
ロックを作成し、前記親クロック供給装置より受信した
基準クロック（６４ｋＨｚ及び８ｋＨｚが一般的であ
る）により位相同期を行って各装置に供給する。

【０００３】このようなシステムにおいては、基準クロ
ックの異常がディジタル通信装置等の機能に大きな影響
を及ぼすおそれがあるため、親クロック供給装置よりク
ロック受信装置に至る経路を二重化したうえ、クロック
受信装置が受信する基準クロックの監視を行い、基準ク
ロックが停止した場合等には警報を発出するとともにク
ロック分配系を予備系に切替えるなどの処置を行ってい
る。

【０００４】現在、クロック受信装置における基準クロ
ックの監視は、クロック断の監視が主体となっており、
基準クロックに発生したグリッジ（ひげ状ノイズ）、基
準クロックのデューティー変化及び周波数ずれについて
は検出できない。しかし、これらの異常はクロック供給
系に障害が潜在していたり、大きな障害の前触れである
可能性があるため、これらの異常についても厳密に監視
する必要があり、またこれらの異常が発生した場合にこ
れを修復する機能も求められている。

【０００５】

【従来の技術】図11、図12は従来技術の構成図とそのタ
イムチャート、図13、図14は従来技術の他の構成図とそ
のタイムチャート、図12は図13の回路ブロック図であ
る。

【０００６】図11はクロック受信装置における基準クロ
ックの異常監視回路の構成を示している。同図における
単安定マルチバイブレター61は基準クロックが入力され
てから予め設定した時間ｔが経過するとクロック断検出
情報を出力する。しかし、クロックが連続して入力され
ている場合にはクロック入力の都度、時間計数がクリア
されるのでクロック断の判定は行われず、図12に示すよ
うに一定時間ｔの間に新たなクロックが入力されない場
合のみクロック断検出情報が出力される。しかし、この
方式では、入力される基準クロックにグリッジが発生し
ている場合やクロックのデューティー異常或いは周波数
ずれは検出されない。

【０００７】図13はクロック受信装置が同調回路62とコ
ンパレータ63を持ち、入力される基準クロックに脱落ま
たはクロック割れがあってもこれを再生または整形して
アナログ位相同期回路 (ＰＬＬ）に送出する構成を示し
ている。

【０００８】図15は図13の構成における同調回路62の回
路ブロック図の一例を示したものである。図15に示すよ
うに、入力された基準クロックはバッファ65を経てＡＮ
Ｄ（＆）回路67の一方の端子に直接入力され、またバッ
ファ65の出力の一部はインバータ回路66により電位が反
転されたのち抵抗Ｒ₁及びコンデンサＣ₁からなる遅延
回路を通して前記ＡＮＤ回路67の他の端子に入力され
る。その結果、ＡＮＤ回路67よりは前記遅延回路におけ
る遅延時間にほぼ等しいパルスが出力されるが、このパ
ルスは入力された基準クロックの立ち上がり部（エッ
ジ）の検出パルスとなっている。

【０００９】ＡＮＤ回路67の出力パルスは抵抗Ｒ₂を介
してコイルＬ及びコンデンサＣ₂からなる同調回路に入
力される。このパルスが周期的に入力されることによ
り、同調は予め設定された同調周波数により正弦波を発
振する。この正弦波は抵抗Ｒ₄を経て比較器68に入力さ
れ、抵抗Ｒ₅を経て比較器68の他の端子に入力される地
気電位と比較される。その結果、コンパレータ63よりは
前記正弦波の正の半サイクルをＨレベルとする矩形波パ
ルスが出力される。

【００１０】図14の(1) は基準クロックに脱落があった
場合の図13の構成のタイムチャートであり、入力された
基準クロックに脱落 (点線で図示) があっても同調回路
は直ちに発振を停止しないため、コンパレータ63よりは
脱落部分を再生したパルスが出力されることを示してい
る。

【００１１】図14の(2) は基準クロックにパルス割れが
発生した場合のタイムチャートであるが、入力された基
準クロックのＨレベル部分またはＬレベル部分にパルス
割れがあっても、同調回路は部分的に発生した異常周波
数には同調せず、コンパレータ63よりは整形されたパル
スが出力されることを示している。

【００１２】従って、コンバレータ63の出力をアナログ
ＰＬＬ64に入力すれば、該アナログＰＬＬ64は基準クロ
ックに脱落またはパルス割れがあってもこれに乱される
ことがない。

【００１３】しかし、図15に示したように同調回路62は
インダクタンスとコンデンサを主要部品とするため、次
のような問題を有している。（ア）部品の精度が悪いた
め、出荷時の調整を必要とする。

【００１４】（イ）温度変化、経年変化等により同調点
がずれてくる。（ウ）同調周波数（入力周波数）が低い場合には部品が
大きくなる。特に、（イ）項については内部クロックの位相のずれに
繋がるため、大きな問題となっている。

【００１５】

【発明が解決しようとする課題】クロック供給装置より
基準クロックを受信して内部動作クロックを作成するク
ロック受信回路においては、基準クロックの異常がディ
ジタル通信装置等の機能に大きな影響を及ぼすおそれが
あるため、受信する基準クロックの異常を厳密に監視す
る必要があり、また、基準クロックに異常が生じた場合
に或る程度修復する必要がある。しかし、従来技術にお
ける基準クロックの監視はクロック断の検出を主体とし
ているため、基準クロックのグリッジの検出やデューテ
ィー異常及び周波数異常が検出できなかった。また、グ
リッジの除去や脱落及びパルス割れクロックの修復を行
う場合にはインダクタンスとコンデンサを主要部品とす
る同調回路を使用するため、出荷時の周波数調整が面倒
であるほか、温度変化や経年変化等による同調点のずれ
が発生し易く、また部品が大きく小形化の障壁となって
いるなどの問題がある。

【００１６】本発明は、基準クロックのグリッジ、基準
クロックのデューティー異常及び周波数異常を検出し、
小形で精度の良い部品を用いてグリッジの除去や脱落及
びパルス割れクロックの修復を行うことを可能とするこ
とを目的とする。

【００１７】

【課題を解決するための手段】図１及び図２は本発明の
原理説明図であり、図１は基準クロックのグリッジ、基
準クロックのデューティー異常及び周波数異常を検出す
る本発明の原理説明図、図２は小形で精度の良い部品を
用いてグリッジの除去、パルス脱落及びパルス割れクロ
ックの修復を行うことを可能とする本発明の原理説明図
である。

【００１８】図中、１はディジタル位相同期回路（以
下、ＤＰＬＬ─Digital Phase LockedLoop ─と記す)
、11〜14は該ＤＰＬＬを構成する各部で、11は固定発
振器、12は計数部、13は位相比較回路、14は位相制御部
である。固定発振器11は基準クロックの整数倍の周波数
を公称周波数とするディジタル・パルスを発振し、計数
部12はこれを入力して計数し、ほぼ一定回数計数する都
度、位相比較信号を送出する。この位相比較信号の周波
数はほぼ基準クロックに一致し、位相比較回路13に入力
されて基準クロックと位相比較が行われる。位相比較の
結果、基準クロックと位相比較信号の位相が一定値以上
開いた場合は位相制御部14が計数部12の計数値を制御し
て位相比較信号の位相を変化させる。

【００１９】２はクロック異常検出用パルス作成手段
で、前記ＤＰＬＬ１内の前記計数部12より計数値を入力
し、前記基準クロックと逆論理で、かつ該基準クロック
のパルス長より前記固定発振器11の発振周波数の１乃至
数周期分短いパルス長を有するクロック異常検出用パル
スを作成するクロック異常検出用パルス作成手段、３は
前記基準クロックと前記クロック異常検出用パルスを入
力して論理和回路より出力するクロック異常検出手段で
ある。

【００２０】４は前記ディジタル位相同期回路１内の前
記計数部12より計数値を入力し、前記基準クロックより
前記固定発振器11の発振周波数の１乃至数周期分早く立
ち上がり、ほぼ同時に立ち下がる第１のクロック整形用
パルスと、前記基準クロックより前記固定発振器11の発
振周波数の１乃至数周期分遅く立ち上がり、ほぼ同時に
立ち下がる第２のクロック整形用パルスを作成するクロ
ック整形用パルス作成手段、５は前記基準クロックと前
記第１のクロック整形用パルスを入力して論理積回路よ
り出力し、該論理積回路の出力と前記第２のクロック整
形用パルスを入力して論理和回路より出力するクロック
整形手段である。

【００２１】

【作用】図１において、ＤＰＬＬ１の固定発振器11は基
準クロックの整数倍の周波数をもつディジタル・パルス
を発振し、計数部12はこれを計数してほぼ一定回数計数
する都度、位相比較信号を送出する。クロック異常検出
用パルス作成手段２は前記計数部12より出力される計数
値 (データ)を入力して前記基準クロックと逆論理で、
かつ該基準クロックのパルス長より前記固定発振器11の
発振周波数の１乃至数周期分短いパルス長を有するクロ
ック異常検出用パルスを作成してクロック異常検出手段
３に出力する。

【００２２】クロック異常検出手段３では前記クロック
異常検出用パルスと基準クロックを入力して論理和回路
（図示省略）により論理和演算を行って出力する。例え
ば、基準クロックのＨレベルのパルスを対象とすると、
該パルスにグリッジが発生していなければＬレベルとな
ることがないため、基準クロックのＨレベルのパルス長
より僅かに短く、該パルス長に包含される時間の間Ｌレ
ベルとなるクロック異常検出用パルスと論理和をとれば
出力はＨレベルのみとなる。しかし、グリッジが発生し
ていれば、論理和をとったときにグリッジ発生部分のみ
がＬレベルとなるのでグリッジの発生を検出することが
できる。基準クロックがＬレベルであるパルスのグリッ
ジ検出、基準クロックのデューティー異常及び周波数異
常も同一原理により検出できるが、詳細は実施例におい
て説明する。

【００２３】図２におけるＤＰＬＬ１の作用については
図１と同じであり、クロック整形用パルス作成手段４は
前記同様、計数部12の計数値を入力してクロック整形用
パルスを作成する。この場合のクロック整形用パルス
は、前記基準クロックより前記固定発振器11の発振周波
数の１乃至数周期分早く立ち上がり、ほぼ同時に立ち下
がる第１のクロック整形用パルスと、前記基準クロック
より前記固定発振器11の発振周波数の１乃至数周期分遅
く立ち上がり、ほぼ同時に立ち下がる第２のクロック整
形用パルスの２種類を作成してクロック整形手段５に入
力する。

【００２４】クロック整形手段５では先ず前記基準クロ
ックと前記第１のクロック整形用パルスを入力して論理
積回路（図示省略）により論理積演算を行って出力し、
次いでこの出力を該論理積回路の出力と前記第２のクロ
ック整形用パルスを入力して論理和回路（図示省略）よ
り出力する。例えば、基準クロックのＨレベルのパルス
にグリッジが存在している場合、Ｈレベルの第１のクロ
ック整形用パルスとの論理積演算結果ではグリッジの含
まれた波形となるが次のＨレベルの第２のクロック整形
用パルスとの論理和演算でグリッジは消滅する。また、
Ｌレベルのパルスにグリッジが存在している場合は最初
のＬレベルの第１のクロック整形用パルスとの論理積演
算でグリッジは消滅する。入力された基準クロックに脱
落パルスがある場合のパルスの再生も同一原理により行
われるが詳細については実施例において説明する。

【００２５】以上のように、図２は論理演算のみによっ
て処理されるため、同調回路のように周波数が変動する
おそれが少なく、基準クロックの周波数が低い場合でも
使用部品が大きくなることがないので小形化に適してい
る。

【００２６】

【実施例】図３乃至図５は本発明の実施例回路ブロック
図であり、図３と図４で図１の原理の一実施例を構成
し、図３と図５で図２の原理の一実施例を構成する。図
６乃至図10は本発明の実施例のタイムチャートである。

【００２７】図３乃至図５中、図１及び図２と同一対象
部分は同一記号を用いて示し、12は計数部を構成する１
０００進カウンタ（ＣＴＲＤＶ１０００）、13は位相比
較回路を構成するフリップフロップ（以下、ＦＦと記
す）、14は位相制御部を構成する論理積（以下、ＡＮ
Ｄ）回路、２はクロック異常検出用パルス作成回路を構
成するデコード回路、21乃至24はＡＮＤ回路、25及び26
はＦＦ、31及び33は論理和（以下、ＯＲ）回路、33はイ
ンバータ (以下、ＩＮＶ）、34はＡＮＤ回路、４はクロ
ック整形用パルス作成回路を構成するデコード回路、41
乃至44はＡＮＤ回路、45及び46はＦＦ、51はＡＮＤ回
路、52はＯＲ回路、53及び55はＦＦ、54はＩＮＶであ
る。なお、ａ〜ｓは図６乃至図10においてタイムチャー
トを示した箇所である。

【００２８】以下、図３及び図４の回路について図６乃
至図８のタイムチャートを併用して説明する。先ず、Ｄ
ＰＬＬ１について説明する。図３のＤＰＬＬ１は公知の
機能のもので、固定発振器11の公称周波数ｆ_oscが基準
クロックの公称周波数ｆ_stdの整数（ｎ）倍、即ち、ｆ
_osc＝ｎｆ_std となるように設定され、カウンタ12は
固定発振器11の出力パルスをｎ個計数するごとに位相比
較信号を出力して基準クロックと位相比較を行う。即
ち、カウンタ12は１／ｎの分周器となっている。

【００２９】位相比較の結果、位相比較信号が基準クロ
ックの立ち上がりの後方にある場合はカウンタ12の分周
値ｎを（ｎ−１）に設定し直すと、位相比較信号の修正
周波数ｆ_refは、ｆ_ref＝ｆ_osc／（ｎ−１）＝〔ｎ／（ｎ−１）〕ｆ_std となり、基準クロックの公称周波数ｆ_stdより高速とな
るので位相比較信号は基準クロックの立ち上がり点の前
方に向かって移動する。

【００３０】逆に、位相比較信号が基準クロックの立ち
上がりの前方にある場合はカウンタ12の分周値を（ｎ＋
１）に設定し直すと、位相比較信号の修正周波数ｆ_ref
は、ｆ_ref＝ｆ_osc／（ｎ＋１）＝〔ｎ／（ｎ＋１）〕ｆ_std となり、基準クロックの公称周波数ｆ_stdより低速とな
るため位相比較信号は基準クロックの立ち上がり点の後
方に向かって移動する。

【００３１】以上の結果、位相比較信号は基準クロック
の立ち上がり点を中心に、位相比較信号の幅以内に位置
するように制御される。この状態はロック状態と呼ばれ
ているが、ロック状態は実際に入力された信号の周波数
ｆ_inが、ｆ_std〔ｎ／（ｎ＋１）〕＜ｆ_in＜ｆ_std〔ｎ／（ｎ−１）〕の範囲にあることを意味し、この状態では分周比１／ｎ
が変更されない状態を継続する。

【００３２】図３は、ｆ_std＝１６ｋＨｚ、ｆ_osc＝１
６ＭＨｚ、ｎ＝１０００の例を示しており、カウンタ
12は固定発振器11の出力パルスを１０００個計数するご
とに位相比較信号を出力して基準クロックと位相比較を
行う。即ち、図３のカウンタ12は１／１０００の分周器
となっている。この場合は入力周波数ｆ_inが１５．９８４ｋＨｚ＜ｆ_in＜１６．０１６ｋＨｚの範囲にあるとき、ロック状態となる。

【００３３】次に図３のカウンタ12について説明する。
カウンタ12の「Ｃ３／２＋」は、Ｍ２端子に正（＋）が
入力されたときにＣ３端子に入力される固定発振器11の
出力パルス（図６のａ）を計数することを示し、「ＣＴ
＝９９９」はカウンタ12が９９９を計数したとき（図６
のｂ）に端子ＣＴよりキャリーアウト・パルスを送出す
る（図６のｃ）ことを示す。なお，Ｍ２端子に正の電位
が入力されることはＭ１端子に入力されたパルスの立ち
下がりで動作が行われることを意味している。

【００３４】また、「１，３Ｄ」はＭ１端子に入力（Ｈ
レベル）があるときにＣ３に入力があるとデータがロー
ドされることを意味している。図３の例では２番以外の
９つのロード端子はすべて地気（Ｌレベル）に設定され
ているため、Ｍ２端子に入力があったときにＡＮＤ回路
14から１（Ｈレベル）が出力されていれば“２”がロー
ドされ、ＡＮＤ回路14から０（Ｌレベル）が出力されて
いれば“０”がロードされる。

【００３５】以上の条件で、Ｍ１，Ｍ２端子に入力がな
いものとしてカウンタ12が計数を行い、９９９を計数し
たものとすると、ＣＴ端子よりキャリーアウト・パルス
が出力され（図６のｃ）、ＦＦ13に入力される。ＦＦ13
の動作条件は１Ｄ、即ちＣ１端子の入力があったときに
データを出力するものであるため、先のキャリーアウト
・パルスを固定発振器11の出力１パルス分遅れて出力す
る (図６のｄ）。この出力が位相比較信号であり、カウ
ンタ12のＭ１，Ｍ２端子とＡＮＤ回路14に入力される。

【００３６】ＤＰＬＬ１がロック状態にあれば、この位
相比較信号が送出されるときに基準クロックが立ち上が
り、カウンタ12は“９９９”から計数を１つ進めて“０
００”を計数値を出力する (図６のｂ，ｄ，ｅ参照）。
次いで位相比較信号が送出を終わり、Ｍ２端子の入力が
立ち下がると、これと逆電位のＭ２端子に正の電位が入
力されるため、前記したように次のＣ２端子へのパルス
入力によってデータのロードが行われる。ロードの時点
ではＡＮＤ回路14の２つの入力はいずれもＨレベルであ
るためＡＮＤ回路14よりＨレベルが送出され、カウンタ
12は“２”をロードして出力する (図６のｆ，ｂ）。

【００３７】以上のように、カウンタ12の計数が“００
０”から“００２”となるため、カウンタ12は次の周期
ではパルスを１０００個計数しないうちに“９９９”を
出力し、ＣＴ端子よりキャリーアウト・パルスを出力す
る（図６のｃ）。これによって前記同様、１パルス遅れ
て位相比較信号が出力される (図６のｄ）が、今度は基
準クロックが入力されていない (図６のｅ）ため、ＡＮ
Ｄ回路14からはＨレベルが送出されず、Ｌレベル、即ち
“０”が送出された状態のままとなる (図６のｄ）。従
って、位相比較信号が終了したときには“０”がロード
されるが、カウンタ12はロードの１パルス前に“９９
９”から“０００”に進んでいるので今度は“０００”
を２回計数して出力することとなる (図６のｄ）。

【００３８】入力される基準クロックと位相比較信号が
ロックしている状態では上記の動作、即ち、“００２”
のロードと“０００”のロードが交互に行われるが、同
期がくずれるとどちらかのロードが連続する状態となっ
て位相同期が行われる。

【００３９】ＤＰＬＬ１の計数値 (図６のｂ）は図４の
デコード回路２のＡＮＤ回路21, 22に入力され、図６の
計数値“０１０”の点でＡＮＤ回路21より、計数値“４
９０”の点でＡＮＤ回路22より出力が送出され、それぞ
れＦＦ25の１Ｊ端子と１Ｋ端子る入力される。このＦＦ
25は１Ｊ端子にＨレベルが入力されると出力を送出し、
１Ｋ端子にＨレベルが入力されると出力の電位を反転す
るが、出力の電位を反転しているため、図７のｇに示す
パルスをデコード出力(1) として送出する。なお、図７
のパルス上の数字は図６の計数値を示しているが、デコ
ード出力(1) と計数値との関係の詳細は図６に示す。同
様にして図４のデコード回路２のＡＮＤ回路23, 24とＦ
Ｆ26により図７のｈに示すパルスがデコード出力(2) と
して送出される。

【００４０】上記のデコード出力(1) 及びデコード出力
(2) はクロック異常検出用パルスとしてクロック異常検
出回路３に入力されるが、デコード出力(1) はＯＲ回路
31において基準クロックと論理和がとられ、中間出力
(1) が出力される。もし、基準クロックのＨレベル部分
に図７の(2) に示すようなグリッジが存在している場合
は中間出力(1) はグリッジ部分のみがＬレベルとなった
出力となる (図６のｅ，ｇ，ｉ参照）。

【００４１】同様にデコード出力(2) はＩＮＶ32におい
て電位が反転された基準クロックとＯＲ回路33において
論理和がとられる。この場合は基準クロックのＬレベル
部分に重畳されたグリッジを検出した中間出力(2) が出
力される (図６のｅ，ｈ，ｊ参照）。

【００４２】中間出力(1) と中間出力(2) はＡＮＤ回路
34において論理積がとられ、基準クロックのＨレベル部
分及びＬレベル部分の両方に含まれるグリッジが異常検
出出力として出力される (図６のｋ）。

【００４３】以上、図４についてグリッジ検出の例によ
り説明したが、入力された基準クロックのデューティに
異常が有る場合もグリッジ検出と全く同一の論理動作に
よって異常を検出することができる。図７(3) はこの場
合を示したもので、本来計数値“５００”まで継続する
基準クロックのＨレベル部分が“４９０”以前にＬレベ
ルになっている例のタイムチャートである。同図のｅ，
ｇ，ｉ，ｋに示すようにデューティー異常はグリッジ同
様検出される。なお基準クロックのＨレベル部分が“５
１０”以上継続する場合も同様に検出できる（図７では
図示省略) 。

【００４４】図８は基準クロックの周波数にドリフトが
生じている場合のタイムチャートであり、周波数が異常
であるため本来計数値“０００”で立ち上がり、計数値
“５００”で立ち下がる基準クロックが計数値“０１
０”以後立ち上がり、計数値“５１０”以降に立ち下が
っている例を示している。図８に示すように、この場合
もグリッジ検出及びデューティー異常検出と全く同一の
論理動作により異常が検出できる。

【００４５】次に図５の回路について図９乃至図10のタ
イムチャートを併用して説明する。なお、図５の回路は
図３の回路と組合せて本発明の一実施例を構成するもの
であるが、図３については前記したものと同一であるの
で説明を省略する。

【００４６】図５のデコード回路４のＡＮＤ回路41, 42
は図３のＤＰＬＬ１の計数値 (図６のｂ）を入力し、計
数値“９９５”の点でＡＮＤ回路41より、計数値“４９
９”の点でＡＮＤ回路42より出力をＦＦ45に送出し、Ｆ
Ｆ45は図９のｍに示すパルスをデコード出力(1) として
送出する。同様に、ＡＮＤ回路43, 44とＦＦ46により図
９のｐに示すパルスがデコード出力(2) として送出され
る。

【００４７】上記のデコード出力(1) 及びデコード出力
(2) はクロック整形用パルスとしてクロック整形回路５
に入力され、デコード出力(1) はＯＲ回路52において基
準クロックと論理積がとられ、中間出力(1) が出力され
る（図９のｅ，ｍ，ｎ）。このとき、基準クロックのＨ
レベル部分にグリッジが存在する場合は中間出力(1)に
もグリッジが含まれるが、Ｌレベル部分にグリッジが存
在する場合は中間出力(1) において除去される（図９の
ｎ）。次いでこの中間出力(2) はＯＲ回路52においてデ
コード出力(2) と論理和がとられ、中間出力(2)が出力
される（図９のｎ，ｐ，ｑ）。このとき、基準クロック
のＨレベル部分のグリッジは除去される（図９のｑ）。

【００４８】上記中間出力(2) はＦＦ55のＣ１端子に入
力されるが、これによってＦＦ55は１Ｄ端子に接続され
ている５Ｖ、即ちＨレベルを出力する。これが整形クロ
ック出力の立ち上がりである（図９のｑ，ｓ）。

【００４９】一方、ＡＮＤ回路44において計数値“５０
０”がデコードされたときにその出力の一部はクロック
整形回路５のＦＦ53の１Ｄ端子に入力され、Ｃ１端子に
入力されるパルスによりＨレベルが出力される。この出
力はＩＮＶ54において電位が反転され、ＦＦ55のＲ端子
に入力されるので、ＦＦ55はリセットされる。これで整
形クロック出力は立ち下がる（図９のｒ，ｓ）。

【００５０】以上のように、基準クロックのＨレベル部
分及びＬレベル部分に含まれていたグリッジは除去さ
れ、整形クロックとして出力される。なお、以上におい
てデコード出力(1) を計数値“９９５”において立ち上
げ、デコード出力(2) を計数値“００５”において立ち
上げているが、これは整形クロックの立ち上がりを基準
クロックの立ち上がりと一致させるためであり（図９
(1) 参照) 、これにより基準クロックの立ち上がりを保
存するという規格が満たされる。

【００５１】次に入力された基準クロックのパルスが脱
落している場合について図10により説明する。図10の
(2) は基準クロックのＨレベルのパルスが１個脱落した
場合のタイムチャートを示し、図10の(3) は基準クロッ
クのＬレベルのパルスが１個脱落して２個のＨレベル部
分が繋がった状態となった場合のタイムチャートを示し
ている。

【００５２】図10から明らかなように、以上の場合もグ
リッジ除去の論理動作と全く同一動作が行われ、基準ク
ロックの脱落したＨレベルまたはＬレベルのパルスが再
生されて出力される。なお、この場合の再生パルスの立
ち上がりは基準クロックの立ち上がりと僅かな時間差を
生ずるが、パルスが脱落した場合の影響に比べれば無視
できるものである。なお、この時間差は、デコード出力
(1) 及びデコード出力(2) の立ち上がり時期を計数値
“０００”により近い時期とすることによって極めて小
さいものとすることができる。

【００５３】以上のように、図３及び図５により構成し
た回路は同調回路のように精度の維持が難しい回路を用
いることなく、基準クロックのグリッジの除去及び脱落
パルスの再生を行うことができる。

【００５４】以上、図３乃至図10により本発明の実施例
を説明したが、図３乃至図10はあくまで本発明の一実施
例を示したものに過ぎず、回路の構成を上記と異なるも
のとしても同様な効果が得ることが可能であることは明
らかであり、またデコード回路の設定条件が上記の設定
値に限定されないことも明らかである。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
クロック供給装置より基準クロックを受信して内部動作
クロックを作成するクロック受信回路において、基準ク
ロックのグリッジ、デューティー異常及び周波数異常を
検出し、また、小形で精度の良い部品を用いて基準クロ
ックにおけるグリッジの除去や脱落パルスの修復を行う
ことが可能となるため、かかるクロック受信回路の精度
及び信頼性の向上と小形化の実現に資するところが極め
て大きい。

【図面の簡単な説明】

【図１】本発明の原理説明図（１）

【図２】本発明の原理説明図（２）

【図３】本発明の実施例回路ブロック図（その１）

【図４】本発明の実施例回路ブロック図（その２）

【図５】本発明の実施例回路ブロック図（その３）

【図６】本発明の実施例（図３，４）タイムチャート
（その１）

【図７】本発明の実施例（図３，４）タイムチャート
（その２）

【図８】本発明の実施例（図３，４）タイムチャート
（その３）

【図９】本発明の実施例（図３，５）タイムチャート
（その１）

【図10】本発明の実施例（図３，５）タイムチャート
（その２）

【図11】従来技術の構成図（１）

【図12】従来技術のタイムチャート（１）

【図13】従来技術の構成図（２）

【図14】従来技術のタイムチャート（２）

【図15】従来技術の回路ブロック図

【符号の説明】

１ディジタル位相同期回路２クロック異常検出用パルス作成手段３クロック異常検出手段４クロック整形用パルス作成手段５クロック整形手段 11 固定発振器 12 計数部 13 位相比較回路 14 位相制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者間瀬秀樹神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者豊福秀敏神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 7/06 - 7/14 H04L 7/00 - 7/10

Claims

(57)【特許請求の範囲】

【請求項１】クロック供給装置より基準クロックを受
信して内部動作クロックを作成するクロック受信装置内
に、固定発振器(11)、計数部(12)、位相比較回路(13)及
び位相制御部(14)を有し、固定発振器(11)の発振周波数
を計数部(12)において計数して位相比較信号を作成し、
前記基準クロックと位相比較を行って位相同期を行うデ
ィジタル位相同期回路(1) と、前記ディジタル位相同期
回路(1) 内の前記計数部(12)より計数値を入力し、前記
基準クロックと逆論理で、かつ該基準クロックのパルス
長より前記固定発振器(11)の発振周波数の１乃至数周期
分短いパルス長を有し、該基準クロックのパルス長に包
含されるクロック異常検出用パルスを作成するクロック
異常検出用パルス作成手段(2) と、前記基準クロックと
前記クロック異常検出用パルスを入力して論理和回路よ
り出力するクロック異常検出手段(3) を備え、基準クロ
ックに重畳されたグリッジ並びに基準クロックのデュー
ティー及び周波数異常を検出することを特徴とするクロ
ック受信回路。
【請求項２】クロック供給装置より基準クロックを受
信して内部動作クロックを作成するクロック受信装置内
に、固定発振器(11)、計数部(12)、位相比較回路(13)及
び位相制御部(14)を有し、固定発振器(11)の発振周波数
を計数部(12)において計数して位相比較信号を作成し、
前記基準クロックと位相比較を行って位相同期を行うデ
ィジタル位相同期回路(1) と、前記ディジタル位相同期
回路(1) 内の前記計数部(12)より計数値を入力し、前記
基準クロックより前記固定発振器(11)の発振周波数の１
乃至数周期分早く立ち上がり、ほぼ同時に立ち下がる第
１のクロック整形用パルスと、前記基準クロックより前
記固定発振器(11)の発振周波数の１乃至数周期分遅く立
ち上がり、ほぼ同時に立ち下がる第２のクロック整形用
パルスを作成するクロック整形用パルス作成手段(4)
と、前記基準クロックと前記第１のクロック整形用パル
スを入力して論理積回路より出力し、該論理積回路の出
力と前記第２のクロック整形用パルスを入力して論理和
回路より出力するクロック整形手段(5) を備え、基準ク
ロックに重畳されたグリッジ部分を除去し、かつ入力さ
れた基準クロックの脱落パルスを再生して出力すること
を特徴とするクロック受信回路。