JP2964097B2 - 交流信号同期装置 - Google Patents
交流信号同期装置Info
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- 238000001514 detection method Methods 0.000 claims description 6
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- Power Conversion In General (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、交流信号の電圧に同期して所定の割込処
理を行う交流信号同期装置に関する。
理を行う交流信号同期装置に関する。
＜従来の技術＞ 各種の機器において一定のタイミングで制御信号を発
して所定の制御を行う場合に、制御信号を商用電源など
の交流信号に同期して発するようにしたものが知られて
いる。空気調和機の室内機と室外機間の通信にはこの同
期方式が用いられる場合があり、例えば交流信号のゼロ
クロスを検出してこれに同期して割込処理を実行してい
る。
して所定の制御を行う場合に、制御信号を商用電源など
の交流信号に同期して発するようにしたものが知られて
いる。空気調和機の室内機と室外機間の通信にはこの同
期方式が用いられる場合があり、例えば交流信号のゼロ
クロスを検出してこれに同期して割込処理を実行してい
る。
第４図はこのような処理を行う同期装置の例であり、
11は商用電源、12はトランス、13は全波整流器、14は電
源回路、15はマイクロコンピュータ、16は比較回路であ
る。マイクロコンピュータ15は外部割込入力端子15a（I
NT）を備えており、入力回路16a、トランジスタ16b、イ
ンバータ16c等からなる比較回路16の出力信号が端子15a
に入力されている。
11は商用電源、12はトランス、13は全波整流器、14は電
源回路、15はマイクロコンピュータ、16は比較回路であ
る。マイクロコンピュータ15は外部割込入力端子15a（I
NT）を備えており、入力回路16a、トランジスタ16b、イ
ンバータ16c等からなる比較回路16の出力信号が端子15a
に入力されている。
第５図は上記装置の動作を示すタイムチャートであ
る。（ａ）は全波整流された入力波形であり、これを基
準電圧Ｌと比較して（ｂ）のような矩形波の信号が比較
回路16から端子15aに入力される。マイクロコンピュー
タ15では（ｃ）のようにこの波形の立ち上がりまたは立
ち下がりのタイミングに同期して所定の各種割込処理を
実行するのである。
る。（ａ）は全波整流された入力波形であり、これを基
準電圧Ｌと比較して（ｂ）のような矩形波の信号が比較
回路16から端子15aに入力される。マイクロコンピュー
タ15では（ｃ）のようにこの波形の立ち上がりまたは立
ち下がりのタイミングに同期して所定の各種割込処理を
実行するのである。
＜発明が解決しようとする課題＞ 上述の場合、第５図にＡで示すような電源波形の歪が
生じ、この時の電圧変動が基準電圧Ｌを上下するような
振幅であると、比較回路16の出力波形にも影響してＢの
ように正規でないパルスが発生し、誤ったタイミング
Ｂ′で処理が行われる。このため、交流信号に正しく同
期した制御ができなくなって通信不能や誤動作が発生す
るという問題が起きるのである。
生じ、この時の電圧変動が基準電圧Ｌを上下するような
振幅であると、比較回路16の出力波形にも影響してＢの
ように正規でないパルスが発生し、誤ったタイミング
Ｂ′で処理が行われる。このため、交流信号に正しく同
期した制御ができなくなって通信不能や誤動作が発生す
るという問題が起きるのである。
これを防止するために、２個のフリップフロップ回路
を組み合わせて交流信号に同期した正規の同期パルスの
みを発生させる提案がなされているが（例えば実開平１
−126631号公報参照）、この場合には回路構成が複雑に
なるためコストが高くなると共に、故障の確率が大きく
なるなどの別の問題が生ずる可能性がある。
を組み合わせて交流信号に同期した正規の同期パルスの
みを発生させる提案がなされているが（例えば実開平１
−126631号公報参照）、この場合には回路構成が複雑に
なるためコストが高くなると共に、故障の確率が大きく
なるなどの別の問題が生ずる可能性がある。
この発明はこのような問題点に着目し、簡単な回路構
成で交流信号に同期した割込処理を行えるようにするこ
とを目的としてなされたものである。
成で交流信号に同期した割込処理を行えるようにするこ
とを目的としてなされたものである。
＜課題を解決するための手段＞ 上記の目的を達成するために、この発明の交流信号同
期装置では、交流信号の一方の半周期において交流電圧
が基準電圧L1に達した時刻t1を検出する第１の比較手段
と、交流信号の他方の半周期において交流電圧が基準電
圧L2に達した時刻t2を検出する第２の比較手段と、第１
の比較手段の検出信号が入力されると第１の割込処理を
禁止すると共に、その時刻t1から交流信号の半周期より
若干短い時間T0が経過した後の時刻t2′に第２の割込処
理を許可し、また第２の比較手段の検出信号が入力され
ると第２の割込処理を禁止すると共に、その時刻t2から
交流信号の半周期より若干短い時間T0が経過した後の時
刻t1′に第１の割込処理を許可し、割込処理が許可され
た時間t2′〜t2内及びt1′〜t1にそれぞれ所定の割込処
理を実行するように構成された演算手段、とを備えてい
る。なお、上記のL1,L2,t1,t1′,t2,t2′及びT0は第２
図に示す通りである。
期装置では、交流信号の一方の半周期において交流電圧
が基準電圧L1に達した時刻t1を検出する第１の比較手段
と、交流信号の他方の半周期において交流電圧が基準電
圧L2に達した時刻t2を検出する第２の比較手段と、第１
の比較手段の検出信号が入力されると第１の割込処理を
禁止すると共に、その時刻t1から交流信号の半周期より
若干短い時間T0が経過した後の時刻t2′に第２の割込処
理を許可し、また第２の比較手段の検出信号が入力され
ると第２の割込処理を禁止すると共に、その時刻t2から
交流信号の半周期より若干短い時間T0が経過した後の時
刻t1′に第１の割込処理を許可し、割込処理が許可され
た時間t2′〜t2内及びt1′〜t1にそれぞれ所定の割込処
理を実行するように構成された演算手段、とを備えてい
る。なお、上記のL1,L2,t1,t1′,t2,t2′及びT0は第２
図に示す通りである。
＜作 用＞ 第１の割込処理が禁止される時間t1〜t1′と第２の割
込処理が禁止される時間t2〜t2′は、それぞれ交流信号
の１サイクルより若干短い時間となり、前半の半サイク
ルではそれに対応する極性側からの割込処理を１回に制
限できる上に、割込処理が許可される時間は交流信号の
ゼロクロス付近に残されたわずかな時間となってその比
率は非常に小さいものとなる。このため、その間に同期
作用に影響するような電源波形の歪が発生する確率も小
さい。しかも同期作用に影響するような電源波形の歪
は、ゼロクロス付近よりも基準電圧L1またはL2以上の電
圧値の時に発生することが多いので、電源波形の歪で同
期作用が乱される確率は一層小さくなり、誤動作のない
割込処理が可能となる。
込処理が禁止される時間t2〜t2′は、それぞれ交流信号
の１サイクルより若干短い時間となり、前半の半サイク
ルではそれに対応する極性側からの割込処理を１回に制
限できる上に、割込処理が許可される時間は交流信号の
ゼロクロス付近に残されたわずかな時間となってその比
率は非常に小さいものとなる。このため、その間に同期
作用に影響するような電源波形の歪が発生する確率も小
さい。しかも同期作用に影響するような電源波形の歪
は、ゼロクロス付近よりも基準電圧L1またはL2以上の電
圧値の時に発生することが多いので、電源波形の歪で同
期作用が乱される確率は一層小さくなり、誤動作のない
割込処理が可能となる。
＜実施例＞ 次にこの発明の一実施例を説明する。第１図は結線
図、第２図はその動作を示すタイムチャート、第３図は
制御手順のフローチャートである。
図、第２図はその動作を示すタイムチャート、第３図は
制御手順のフローチャートである。
図において、１は商用電源、２はトランス、３は全波
整流器、４は電源回路、５はマイクロコンピュータ、６
は第１の比較回路、７は第２の比較回路である。マイク
ロコンピュータ５は２個の外部割込入力端子5a（INT1）
及び5b（INT2）を備えている。また、第１の比較回路６
は入力回路6a、トランジスタ6b、インバータ6c等で構成
され、入力回路6aはトランス２の一方の出力側に接続さ
れ、インバータ6cの出力信号が外部割込入力端子5aに入
力されている。同様に第２の比較回路７は入力回路7a、
トランジスタ7b、インバータ7c等で構成され、入力回路
7aはトランス２の他方の出力側に接続され、インバータ
7cの出力信号が外部割込入力端子5bに入力されている。
整流器、４は電源回路、５はマイクロコンピュータ、６
は第１の比較回路、７は第２の比較回路である。マイク
ロコンピュータ５は２個の外部割込入力端子5a（INT1）
及び5b（INT2）を備えている。また、第１の比較回路６
は入力回路6a、トランジスタ6b、インバータ6c等で構成
され、入力回路6aはトランス２の一方の出力側に接続さ
れ、インバータ6cの出力信号が外部割込入力端子5aに入
力されている。同様に第２の比較回路７は入力回路7a、
トランジスタ7b、インバータ7c等で構成され、入力回路
7aはトランス２の他方の出力側に接続され、インバータ
7cの出力信号が外部割込入力端子5bに入力されている。
この実施例は上述のような構成であり、次のように動
作する。
作する。
第２図において、（ａ）は交流信号の波形であり、第
１の比較回路６ではこの波形を基準電圧L1と比較して
（ｂ）のような矩形波の信号をマイクロコンピュータ５
の外部割込入力端子5aに対して出力する。また第２の比
較回路７ではこの波形を基準電圧L2と比較して（ｃ）の
ような矩形波の信号を外部割込入力端子5bに対して出力
する。
１の比較回路６ではこの波形を基準電圧L1と比較して
（ｂ）のような矩形波の信号をマイクロコンピュータ５
の外部割込入力端子5aに対して出力する。また第２の比
較回路７ではこの波形を基準電圧L2と比較して（ｃ）の
ような矩形波の信号を外部割込入力端子5bに対して出力
する。
マイクロコンピュータ５では、これらの信号が入力さ
れると、（ｄ）及び（ｅ）のように端子5aに比較回路６
の信号が入力された時刻t1に端子5aの割込処理を禁止
し、また端子5bに比較回路７の信号が入力された時刻t2
に端子5bの割込処理を禁止する。また、これらの禁止と
同時に内蔵のタイマをスタートさせ、あらかじめ設定さ
れた時間T0のカウントを開始する。この時間T0は交流信
号の半周期より若干短く設定されており、時刻t1から時
間T0が経過した時刻t2′に端子5bの割込処理を許可し、
また時刻t2から時間T0が経過した時刻t1′に端子5aの割
込処理を許可するのである。
れると、（ｄ）及び（ｅ）のように端子5aに比較回路６
の信号が入力された時刻t1に端子5aの割込処理を禁止
し、また端子5bに比較回路７の信号が入力された時刻t2
に端子5bの割込処理を禁止する。また、これらの禁止と
同時に内蔵のタイマをスタートさせ、あらかじめ設定さ
れた時間T0のカウントを開始する。この時間T0は交流信
号の半周期より若干短く設定されており、時刻t1から時
間T0が経過した時刻t2′に端子5bの割込処理を許可し、
また時刻t2から時間T0が経過した時刻t1′に端子5aの割
込処理を許可するのである。
すなわち、（ｆ）及び（ｇ）のように端子5aでは時刻
t1′からt1までの短い時間内、端子5bでは時刻t2′から
t2までの短い時間内のみ割込処理が可能となり、これが
交流信号の１サイクルに同期して１回ずつ交互に繰り返
されるので、その間に割込処理を実行することができる
のである。従って、第２図にＣで示すような電流波形の
歪が生じて電圧が基準電圧L1以下になり、比較回路６の
出力にＤのように正規でないパルスが発生したとして
も、割込処理が禁止されている時刻と重なるので処理は
行われず、同期が乱れて通信が不能になるなどの事態に
はならないのである。
t1′からt1までの短い時間内、端子5bでは時刻t2′から
t2までの短い時間内のみ割込処理が可能となり、これが
交流信号の１サイクルに同期して１回ずつ交互に繰り返
されるので、その間に割込処理を実行することができる
のである。従って、第２図にＣで示すような電流波形の
歪が生じて電圧が基準電圧L1以下になり、比較回路６の
出力にＤのように正規でないパルスが発生したとして
も、割込処理が禁止されている時刻と重なるので処理は
行われず、同期が乱れて通信が不能になるなどの事態に
はならないのである。
第３図は以上の手順を示したものであり、（ａ）はメ
インルーチン、（ｂ）及び（ｃ）はそれぞれ端子5a及び
5bに関する禁止とタイマセットのルーチン、（ｄ）はタ
イマがセットされて時間T0が経過した場合に割込みがか
かる許可のルーチンである。
インルーチン、（ｂ）及び（ｃ）はそれぞれ端子5a及び
5bに関する禁止とタイマセットのルーチン、（ｄ）はタ
イマがセットされて時間T0が経過した場合に割込みがか
かる許可のルーチンである。
なお、割込処理が許可されている期間に行われる処理
は任意であり、空気調和機の室内機と室外機間の通信の
場合には、例えば駆動用エンジンの各種センサの検出信
号や制御信号、温度の制御信号、異常信号等の送受信が
シリアル信号の形で順に時分割的に行われることにな
る。そして、この処理可能の時間は比較的短いのでその
間に電源流形が歪んで同期作用が乱される確率は非常に
小さいものであり、誤動作のない確実な通信を確保する
ことができるのである。
は任意であり、空気調和機の室内機と室外機間の通信の
場合には、例えば駆動用エンジンの各種センサの検出信
号や制御信号、温度の制御信号、異常信号等の送受信が
シリアル信号の形で順に時分割的に行われることにな
る。そして、この処理可能の時間は比較的短いのでその
間に電源流形が歪んで同期作用が乱される確率は非常に
小さいものであり、誤動作のない確実な通信を確保する
ことができるのである。
＜発明の効果＞ 以上の説明から明らかなように、この発明の交流信号
同期装置は、２個の比較手段を用いて交互に割込処理の
禁止と許可を繰り返し、交流信号に同期させて短い時間
だけ処理が許可されるようにしたものであり、交流電源
の波形の歪みで同期作用が乱される確率が非常に小さく
なって、交流信号に同期した割込処理を誤動作なく実行
することができるのである。
同期装置は、２個の比較手段を用いて交互に割込処理の
禁止と許可を繰り返し、交流信号に同期させて短い時間
だけ処理が許可されるようにしたものであり、交流電源
の波形の歪みで同期作用が乱される確率が非常に小さく
なって、交流信号に同期した割込処理を誤動作なく実行
することができるのである。
また、２個のフリップフロップ回路を組み合わせるも
のと比較的して回路構成は簡単でコストが安く、故障の
確率も低くなるほか、演算手段に至るまでの回路が簡単
なためそれだけ電源の波形の歪みの影響も受けにくくな
り、この点でも同期作用が乱される確率を低くすること
ができる。
のと比較的して回路構成は簡単でコストが安く、故障の
確率も低くなるほか、演算手段に至るまでの回路が簡単
なためそれだけ電源の波形の歪みの影響も受けにくくな
り、この点でも同期作用が乱される確率を低くすること
ができる。
第１図はこの発明の一実施例の結線図、第２図はその動
作を示すタイムチャート、第３図は制御手順のフローチ
ャート、第４図は従来例の結線図、第５図はその動作を
示すタイムチャートである。 １……商用電源、５……マイクロコンピュータ、5a、5b
……外部割込入力端子、６……第１の比較回路、７……
第２の比較回路。
作を示すタイムチャート、第３図は制御手順のフローチ
ャート、第４図は従来例の結線図、第５図はその動作を
示すタイムチャートである。 １……商用電源、５……マイクロコンピュータ、5a、5b
……外部割込入力端子、６……第１の比較回路、７……
第２の比較回路。
Claims (1)
- 【請求項１】交流信号の一方の半周期において交流電圧
が基準電圧に達した時刻を検出する第１の比較手段と、 交流信号の他方の半周期において交流電圧が基準電圧に
達した時刻を検出する第２の比較手段と、 第１の比較手段の検出信号が入力されると第１の割込処
理を禁止すると共に、その時刻から交流信号の半周期よ
り若干短い時間の経過後に第２の割込処理を許可し、ま
た第２の比較手段の検出信号が入力されると第２の割込
処理を禁止すると共に、その時刻から交流信号の半周期
より若干短い時間の経過後に第１の割込処理を許可し、
割込処理が許可された時間内にそれぞれ所定の割込処理
を実行するように構成された演算手段、 とを備えたことを特徴とする交流信号同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28535990A JP2964097B2 (ja) | 1990-10-22 | 1990-10-22 | 交流信号同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28535990A JP2964097B2 (ja) | 1990-10-22 | 1990-10-22 | 交流信号同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04161059A JPH04161059A (ja) | 1992-06-04 |
| JP2964097B2 true JP2964097B2 (ja) | 1999-10-18 |
Family
ID=17690539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28535990A Expired - Fee Related JP2964097B2 (ja) | 1990-10-22 | 1990-10-22 | 交流信号同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964097B2 (ja) |
-
1990
- 1990-10-22 JP JP28535990A patent/JP2964097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04161059A (ja) | 1992-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |