JPH04180308A - 交流信号に同期したパルスを得る方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、交流信号に同期したパルス（以下ゼロクロス
パルスという）を得る方法に関するものである。

（従来の技術） 例えば位相制御等においては、交流電源等の信号電圧の
ゼロクロス点を検出し、ゼロクロス点と同期させて外部
割込み処理によってトリガータイマーをスタートさせ、
トリガータイマーがカウントアツプした時にトリガー信
号を出力し、一定の位相で主回路をオンさせるように位
相制御している。

第４図は、従来のゼロクロス点検出部のｍ略を示してお
り、全波整流器１、コンパレータ２基準電圧発生器３及
びパルス発生回路４を有している。しかして、交流の信
号電圧は全波整流器１によって第５図（ａ）のような全
波整流電圧Ｖに変換された後、コンパレータ２へ入力さ
れる。コンパレータ２は、基準電圧発生器３から入力さ
れているしきい値電圧ｖＯと全波整流電圧Ｖとを比較し
、第５図（ｂ）に示すように、Ｖ≦ｖＯの期間ゼロクロ
スパルス５を出力する。このゼロクロスパルス５はパル
ス発生回路４へ入力され、パルス発生回路４ではゼロク
ロスパルス５の立ち下がりエツジと同期して割込み信号
を出力する。割込み信号を受けると、位相制御装置はそ
れまで実行していたメインルーチンへ割込みを行い、第
５図（ｃ）に示すように一定時間（外部割込み時間）　
ｔｐの間外部側込みルーチン６を実行する。

（発明が解決しようとする課Ｗ１１ しかしながら、外部から侵入したノイズや主回路のオン
時に発生したノイズや波形歪み等により第６図（ａ）の
ように全波整流電圧■に比較的大きなノイズ７が乗るこ
とがあり、その場合第６図（ｂ）に示すように正常なゼ
ロクロスパルス５に混じってノイズ等による異常なゼロ
クロスパルス８が発生し、このゼロクロスパルス８の立
ち下がりエツジと同期して第６図（Ｃ）に示すように誤
ったタイミングで外部割込みルーチン９が実行されてい
た。

このように、従来のゼロクロス点検出方法では、外来ノ
イズや電圧オン時に発生する電圧波形の歪み等によって
異常なゼロクロスパルス８が発生し、外部割込みルーチ
ン９が実行されるので、ノイズ等によって正常な外部割
込み処理を実行できなくなるという問題があった。

本発明は、叙上の従来例の欠点にＣみてなされたもので
あり、その目的とするところは、ゼロクロスパルスを凝
似的に発生させることにより、ノイズ等による誤った割
込み処理が発生するのを防止することにある。

（課題を解決するための手段） 交流等の信号電圧がしきい値電圧以下の時に発生するゼ
ロクロスパルスと、カウンターが計時する一定の時間間
隔で発生する疑似ゼロクロスパルスとを比較し、両パル
スのズレがある一定値以上になると、疑似ゼロクロスパ
ルスを発生させるカウンターを補正し、この疑似ゼロク
ロスパルスを、ほぼ一定の時間間隔で発生する信号電圧
のゼロクロス点に同期させたゼロクロスパルスとして得
るようにしている。

（作用） 本発明にあっては、カウンターで計時する一定の時間間
隔で発生する疑似ゼロクロスパルスを、ゼロクロスパル
スとして得ているので、ノイズや波形歪みにより異常な
ゼロクロスパルスが発生したとしてもそれを拾うことは
ない。又カウンターは、基準となるゼロクロスパルスと
比較され、補正されるので、疑似ゼロクロスパルスはゼ
ロクロスパルスと大きくズレることはない。

（実施例） 以下、本発明の実施例を添付図に基づいて詳述する。

第３図に本発明の一実施例の概略構成を示す。

本実施例では、パルス発生回路４とほぼ同じ一定の時間
間隔を計時するカウンター１０と、該カウンターＩＯに
よって計時された時間間隔ごとにパルスを発生させる凝
似パルス発生回路１２と、前記カウンター１０を補正す
る補正回路１１とを有している。凝似パルス発生回路１
２から発生されるパルスが、ゼロクロスパルスとして後
段の処理（例えば割込み処理）に用いられる。又、補正
回路１１は、凝似パルス発生回路１２から発生される疑
似ゼロクロスパルスと、パルス発生回路４から発生され
るゼロクロスパルスとを入力し両パルスの発生間隔を比
較し、疑似ゼロクロスパルスの発生タイミングがゼロク
ロスパルスの発生タイミングよりもある一定値以上ズレ
るとカウンター１０のカウント時間を補正するようにな
っている。

次に上記構成における動作を説明する。パルス発生回路
４からは第１図（ａ）に示すように、ほぼ一定間隔でゼ
ロクロスパルス５が従来と同様に出力される。全波整流
器１に入力される信号電圧が５ＱＨｚの交流電数である
とすると、ゼロクロスパルス５は１００パルス／秒出力
されるものである。そこで、カウンター１０の計時時間
を１／ｌｏｏ秒に設定しておくと、カウントアツプ信号
を受けて凝似パルス発生回路１２は第１図（Ｃ）に示す
ように１／１００秒の間隔で疑似ゼロクロスパルス１４
を出力する。この疑似ゼロクロスパルス１４を受けて位
相制御装置等は内部割込処理によってトリガータイマー
をスタートさせ（第１図の（ｄ））　、トリガータイマ
ーがカウントアツプした時にトリガー信号を出力し、一
定の位相で主回路をオンさせるのである。従って、ノイ
ズや波形歪み等によって異常なゼロクロスパルス８が発
生しても、このパルス８によって処理を実行するもので
ないため、誤ったタイミングで処理が実行されることは
ない。

ところで、カウンター１０の設定時間はゼロクロスパル
スの時間間隔と完全に一致しているものではなく、カウ
ンター１０のＭ度によって少しの偏差がある。この偏差
が小さいうちは割込み処理のタイミングに影響はないが
、長時間の間に積み重なって大きくなってくると影響が
出てくる。そこで、パルス発生回路４から出力されるゼ
ロクロスパルス５の発生タイミングｔｏと、疑似パルス
発生回路１２から出力される凝似ゼロクロスパルス１４
の発生タイミングｔとを比較し両パルスの発生タイミン
グのズレ１ｔｏ−ｔｌがある一定値ｔｓ以上になるとカ
ウンター１０の設定時間を補正するのである。

これを第２図において説明する。

５ＱＩｌｚの交流電酔を入力する装置であるが、カウン
ター１０のｖ１度から設定時間が９．９９８ｍ５ｅｃに
設定されているとする。いまゼロクロスパルス５と凝似
ゼロクロスパルス１４とが同時に発生したとすると、次
に発生するパルスは０・００２ｍ５ｅｃズレ（第２図（
ｂ）（ｃ）　）　、５０００回後に発生するパルスは１
０　ｍ　ｓ　ｅ　ｃズレる。即ち、パルス１回分がズし
てしまうのである。こうなれば位相制御等は全くできな
くなってしまうので、両パルスの発生タイミングのズレ
１ｔｏ−ｔｌが０．２ｍ５ｅｃ　（＝＝ｉＳ）になれば
、カウンター１０の設定時間を１０．００；’ｅｓｅｃ
に補正するのである。すると両パルスの発生タイミング
のズレは徐々に小さくなり、やがて−致する。ところが
今度は第２図（ｂ）（ｃ’）に示すように、凝似ゼロク
ロスパルス１４が遅れる方向にズしてくる。しかしなが
ら、これもズレ１【０−ｔｌがｔｓになれば再びカウン
ター１０の設定時間を９．９９８ｍ５ｅｃに設定するの
である。以下これをくり返すことによってタイミングの
ズレを２％以下に抑えることができるのである。

（発明の効果） 本発明によれば、ノイズや信号電圧の歪み等のために異
常なゼロクロスパルスが出力されても、割込み処理が行
われないようにすることができる。

したがって、ノイズ等による誤ったタイミングで外部割
込み処理が実行されるのを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるゼロクロスパルス及
び凝似ゼロクロスパルスと割込処理のタイミングを示す
図、第２図は同上の実施例におけるゼロクロスパルスと
凝似ゼロクロスパルスとのズレを示す図、第３図は同上
実施例の概略図、第４図は従来の概略図、第５図は従来
例における正常なゼロクロスポイント検出時の全波整流
電圧、ゼロクロスパルス及び割込み処理のタイミングを
示す図、第６図は従来例におけるノイズ発生時の全波整
流電圧、ゼロクロスパルス及び割込み処理のタイミング
を示す図である。 ５・・・ゼロクロスパルス １４・・・凝似ゼロクロスパルス

Claims (1)

【特許請求の範囲】
1. 交流等の信号電圧がしきい値電圧以下の時に発生するゼ
   ロクロスパルスと、カウンターが計時する一定の時間間
   隔で発生する凝似ゼロクロスパルスとを比較し、両パル
   スの発生タイミングのズレがある一定値以上になると凝
   似ゼロクロスパルスを発生させるカウンターをズレがな
   くなるように補正し、この凝似ゼロクロスパルスを、ほ
   ぼ一定の時間間隔で発生する信号電圧のゼロクロス点に
   同期させたゼロクロスパルスとして得るようにしたこと
   を特徴とする交流信号に同期したパルスを得る方法。