JP2953076B2 - 半導体素子の実装構造体 - Google Patents

半導体素子の実装構造体

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JP2953076B2 JP3026113A JP2611391A JP2953076B2 JP 2953076 B2 JP2953076 B2 JP 2953076B2 JP 3026113 A JP3026113 A JP 3026113A JP 2611391 A JP2611391 A JP 2611391A JP 2953076 B2 JP2953076 B2 JP 2953076B2
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子の実装構造体
に関し、特にコンピューター,ビデオ,テレビ等あらゆ
る電子機器に利用できる半導体素子の実装構造体に関す
る。
【0002】
【従来の技術】近年、コンピューター等の電子機器の可
搬性および利便性に対する要求が益々強まり、よりポー
タブルで高性能なコンピューター等の電子機器の出現が
期待されている。その中で、はんだバンプ等の突起電極
を用いたフリップチップ実装法は、高性能で高密度の実
装方法として注目を浴びている。
【0003】フリップチップ実装法で実装した半導体素
子の実装構造体として、半導体素子の取り出し電極にバ
リア層を形成した後、はんだバンプを蒸着法,メッキ法
等で形成したものがよく知られているが、この場合、半
導体素子の取り出し電極にバリア層を形成するため、工
程が複雑になる。また、半導体ウエハプロセス中でこれ
を形成するので、半導体メーカーでないとこのような処
理ができない。そのために、半導体メーカーがこのよう
な処理をしている特定の半導体素子のみにしか利用でき
ず、アセンブリメーカーが自由に半導体素子を選んで実
装することができないという問題がある。
【0004】そこで、半導体素子の取り出し電極にバリ
ア層を形成しないフリップチップ実装構造体が提案され
ている。その中の一つとして、図3に示すように、半導
体素子1の取り出し電極2に直接金バンプ3を形成し、
回路基板4の配線電極5にはんだバンプ6を形成し、金
バンプ3とはんだバンプ6を接続するフリップチップ実
装構造体がある。尚、半導体素子1の取り出し電極2以
外の部分には保護膜7が形成されている。
【0005】
【発明が解決しようとする課題】上記半導体素子の実装
構造体は、半導体素子の取り出し電極にバリア層を形成
しないため、あらゆる半導体素子が利用できるが、信頼
性が低いという問題があった。特に、ヒートショックに
よる熱応力によってバンプに歪が生じ、破断することが
最大の問題であった。この原因の一つに次のようなこと
がある。
【0006】金バンプとはんだバンプ間で拡散が起こる
が、金とはんだ成分であるすずや鉛とでは、金の方がは
るかに拡散速度が大きく、金がはんだ中に多量に拡散す
るのに対して、すずや鉛は金中にはほとんど拡散しな
い。その結果、カーケンダル効果によって、金バンプと
はんだバンプの界面付近に空洞ができ、ヒートサイクル
試験等を行なった場合、時間がたつとこの部分で破断す
るという現象が起こる。
【0007】
【課題を解決するための手段】本発明の半導体素子の実
装構造体は上記課題を解決するために、金とはんだの拡
散防止層を、金バンプとはんだバンプとの間に設けたも
のである。
【0008】
【作用】この構成により本発明の半導体素子の実装構造
体は、金とはんだの拡散防止層を、金バンプとはんだバ
ンプとの間に設けたことにより、金がはんだバンプ中に
拡散し、カーケンダル効果によって、金バンプとはんだ
バンプの界面付近に空洞ができ、温度変化がくり返され
た場合、時間がたつとこの部分で破断するという現象が
起こらないこととなる。
【0009】
【実施例】以下、本発明の一実施例の半導体素子の実装
構造体について、図面を参照しながら説明する。
【0010】(実施例1)図1において、1〜7は先に
述べた従来例と全く同じであるので同一符号を付し説明
を省略する。
【0011】すなわち、まずバリア層が形成されていな
い通常の半導体素子1の取り出し電極2上に直接金バン
プ3を形成する。次に、この金バンプ3に無電解メッキ
等でニッケルを、金とはんだの拡散防止層8として形成
し、セラミックを用いた回路基板4の銅配線電極5上に
はんだバンプ6を形成する。
【0012】そして、半導体素子1のパターン面を下向
きにしてセラミックを用いた回路基板4に向い合わせ、
ニッケルをコーティングした金バンプ3とはんだバンプ
6とを接続し、はんだが溶融する温度にまで加熱しては
んだバンプ6を溶融させ、金バンプ3とはんだバンプ6
とを結合させた半導体素子の実装構造体を作製した。
【0013】尚、本実施例では、はんだバンプ6にすず
−鉛系合金を使用したが、はんだバンプ6の材料は、イ
ンジウム系合金等、半導体素子1の取り出し電極2が溶
融しない温度で溶融するものであればよい。
【0014】また、拡散防止層8についても、金とはん
だ材料の拡散を防止する役割をもつものであれば何でも
よい。
【0015】このような半導体素子の実装構造体に、耐
湿性を確保するために、半導体素子1とセラミックを用
いた回路基板4との隙間に熱硬化性樹脂を充填硬化した
後、ヒートショック試験、THB試験を行なった。この
とき用いた半導体素子1は、取り出し電極数23個のD
RAMである。
【0016】ヒートショック試験は、拡散防止層8を設
けていない従来の半導体素子の実装構造体と本実施例の
半導体素子の実装構造体とのそれぞれ20個の半導体素
子1について、−55℃〜150℃の条件で行なったと
ころ、500サイクル時点で、従来の半導体素子の実装
構造体は20個中8個しか正常に動作しなかったにもか
かわらず、本実施例の半導体素子の実装構造体は20個
全数が正常に動作した。
【0017】THB試験についても同様に、拡散防止層
8を設けていない従来の半導体素子の実装構造体と本実
施例の半導体素子の実装構造体とにそれぞれ20個の半
導体素子1について、温度85℃、湿度85%の環境で
半導体素子1の電源端子と接地端子の間に5Vの動作電
圧を印加しながら保持したところ、1,000時間の時
点で、従来の半導体素子の実装構造体は20個中18個
しか正常に動作しなかったにもかかわらず、本実施例の
半導体素子の実装構造体は20個全数が正常に動作し
た。
【0018】(実施例2)図2において、1〜8は実施
例1と全く同じであるので同一符号を付し説明を省略す
る。
【0019】すなわち、セラミック基板4の銅配線電極
5上に、銅とはんだの拡散防止層9としてニッケルおよ
び金を無電解メッキ等で形成し、その上にはんだバンプ
6を形成する。そして、それ以外は実施例1と同様に半
導体素子1のパターン面を下向きにしてセラミック基板
4に向い合わせ、ニッケルをコーティングした金バンプ
3とはんだバンプ6を接続し、はんだが溶融する温度に
まで加熱してはんだバンプ6を溶融させ、金バンプ3と
はんだバンプ6を結合させた半導体素子の実装構造体を
作製した。
【0020】尚、本実施例では、銅とはんだの拡散防止
層9にニッケルおよび金を用いたが、銅とはんだ材料の
拡散を防止する役割をもつものであれば何でもよい。
【0021】このような半導体素子の実装構造体に、耐
湿性を確保するために、半導体素子1とセラミック基板
4との隙間に熱硬化性樹脂を充填硬化した後、ヒートシ
ョック試験、THB試験を行なった。このとき用いた半
導体素子1は、取り出し電極数23個のDRAMであ
る。
【0022】ヒートショック試験は、金とはんだの拡散
防止層8を設けていない従来の半導体素子の実装構造体
と本実施例の半導体素子の実装構造体とのそれぞれ20
個の半導体素子1について、−55℃〜150℃の条件
で行なったところ、1,000サイクル時点で、金とは
んだの拡散防止層8を設けていない従来の半導体素子の
実装構造体は20個中12個しか正常に動作しなかった
にもかかわらず、本実施例の半導体素子の実装構造体は
20個全数が正常に動作した。
【0023】THB試験についても同様に、金とはんだ
の拡散防止層8を設けていない従来の半導体素子の実装
構造体と本実施例の半導体素子の実装構造体とのそれぞ
れ20個の半導体素子1について、温度85℃、湿度8
5%の環境で半導体素子1の電源端子と、接地端子との
間に5Vの動作電圧を印加しながら保持したところ、
2,000時間の時点で、金とはんだの拡散防止層8を
設けていない従来の半導体素子の実装構造体は20個中
8個しか正常に動作しなかったにもかかわらず、本実施
例の半導体素子の実装構造体は20個全数が正常に動作
した。
【0024】
【発明の効果】以上の実施例の説明で明らかなように本
発明の半導体素子の実装構造体によれば、拡散防止層を
金バンプとはんだバンプとの間に設けることにより、半
導体素子の取り出し電極に直接、金バンプを形成し、こ
れにはんだバンプを形成して回路基板の配線電極と接続
をとった半導体素子の実装構造体の信頼性を著しく高め
ることができる。これにより、バリア層を設けていない
半導体素子のフリップチップ実装が可能になり、このよ
うな半導体素子の実装構造体の製品化を実現できる。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体素子の実装構造体の
断面図
【図2】本発明の実施例2の半導体素子の実装構造体の
断面図
【図3】従来の半導体素子の実装構造体の断面図
【符号の説明】
1 半導体素子 2 取り出し電極 3 金バンプ 4 回路基板 5 配線電極 6 はんだバンプ 8 金とはんだの拡散防止層

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 取り出し電極にバリア層が形成されてい
    ない半導体素子のパターン面を下向きにして、回路基板
    の配線電極に前記半導体素子の取り出し電極を接続する
    とき、その接続部前記回路基板側から順次、配線電
    極、はんだバンプ、金とはんだの拡散防止層、金バン
    プ、前記半導体の取り出し電極からなる半導体素子の実
    装構造体。
  2. 【請求項2】 回路基板の配線電極とはんだバンプとの
    間に、配線電極材料とはんだの拡散防止層を設けた請求
    項1記載の半導体素子の実装構造体。
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