JP2953076B2 - 半導体素子の実装構造体 - Google Patents
半導体素子の実装構造体Info
- Publication number
- JP2953076B2 JP2953076B2 JP3026113A JP2611391A JP2953076B2 JP 2953076 B2 JP2953076 B2 JP 2953076B2 JP 3026113 A JP3026113 A JP 3026113A JP 2611391 A JP2611391 A JP 2611391A JP 2953076 B2 JP2953076 B2 JP 2953076B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- mounting structure
- solder
- gold
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Wire Bonding (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体素子の実装構造体
に関し、特にコンピューター,ビデオ,テレビ等あらゆ
る電子機器に利用できる半導体素子の実装構造体に関す
る。
に関し、特にコンピューター,ビデオ,テレビ等あらゆ
る電子機器に利用できる半導体素子の実装構造体に関す
る。
【0002】
【従来の技術】近年、コンピューター等の電子機器の可
搬性および利便性に対する要求が益々強まり、よりポー
タブルで高性能なコンピューター等の電子機器の出現が
期待されている。その中で、はんだバンプ等の突起電極
を用いたフリップチップ実装法は、高性能で高密度の実
装方法として注目を浴びている。
搬性および利便性に対する要求が益々強まり、よりポー
タブルで高性能なコンピューター等の電子機器の出現が
期待されている。その中で、はんだバンプ等の突起電極
を用いたフリップチップ実装法は、高性能で高密度の実
装方法として注目を浴びている。
【0003】フリップチップ実装法で実装した半導体素
子の実装構造体として、半導体素子の取り出し電極にバ
リア層を形成した後、はんだバンプを蒸着法,メッキ法
等で形成したものがよく知られているが、この場合、半
導体素子の取り出し電極にバリア層を形成するため、工
程が複雑になる。また、半導体ウエハプロセス中でこれ
を形成するので、半導体メーカーでないとこのような処
理ができない。そのために、半導体メーカーがこのよう
な処理をしている特定の半導体素子のみにしか利用でき
ず、アセンブリメーカーが自由に半導体素子を選んで実
装することができないという問題がある。
子の実装構造体として、半導体素子の取り出し電極にバ
リア層を形成した後、はんだバンプを蒸着法,メッキ法
等で形成したものがよく知られているが、この場合、半
導体素子の取り出し電極にバリア層を形成するため、工
程が複雑になる。また、半導体ウエハプロセス中でこれ
を形成するので、半導体メーカーでないとこのような処
理ができない。そのために、半導体メーカーがこのよう
な処理をしている特定の半導体素子のみにしか利用でき
ず、アセンブリメーカーが自由に半導体素子を選んで実
装することができないという問題がある。
【0004】そこで、半導体素子の取り出し電極にバリ
ア層を形成しないフリップチップ実装構造体が提案され
ている。その中の一つとして、図3に示すように、半導
体素子1の取り出し電極2に直接金バンプ3を形成し、
回路基板4の配線電極5にはんだバンプ6を形成し、金
バンプ3とはんだバンプ6を接続するフリップチップ実
装構造体がある。尚、半導体素子1の取り出し電極2以
外の部分には保護膜7が形成されている。
ア層を形成しないフリップチップ実装構造体が提案され
ている。その中の一つとして、図3に示すように、半導
体素子1の取り出し電極2に直接金バンプ3を形成し、
回路基板4の配線電極5にはんだバンプ6を形成し、金
バンプ3とはんだバンプ6を接続するフリップチップ実
装構造体がある。尚、半導体素子1の取り出し電極2以
外の部分には保護膜7が形成されている。
【0005】
【発明が解決しようとする課題】上記半導体素子の実装
構造体は、半導体素子の取り出し電極にバリア層を形成
しないため、あらゆる半導体素子が利用できるが、信頼
性が低いという問題があった。特に、ヒートショックに
よる熱応力によってバンプに歪が生じ、破断することが
最大の問題であった。この原因の一つに次のようなこと
がある。
構造体は、半導体素子の取り出し電極にバリア層を形成
しないため、あらゆる半導体素子が利用できるが、信頼
性が低いという問題があった。特に、ヒートショックに
よる熱応力によってバンプに歪が生じ、破断することが
最大の問題であった。この原因の一つに次のようなこと
がある。
【0006】金バンプとはんだバンプ間で拡散が起こる
が、金とはんだ成分であるすずや鉛とでは、金の方がは
るかに拡散速度が大きく、金がはんだ中に多量に拡散す
るのに対して、すずや鉛は金中にはほとんど拡散しな
い。その結果、カーケンダル効果によって、金バンプと
はんだバンプの界面付近に空洞ができ、ヒートサイクル
試験等を行なった場合、時間がたつとこの部分で破断す
るという現象が起こる。
が、金とはんだ成分であるすずや鉛とでは、金の方がは
るかに拡散速度が大きく、金がはんだ中に多量に拡散す
るのに対して、すずや鉛は金中にはほとんど拡散しな
い。その結果、カーケンダル効果によって、金バンプと
はんだバンプの界面付近に空洞ができ、ヒートサイクル
試験等を行なった場合、時間がたつとこの部分で破断す
るという現象が起こる。
【0007】
【課題を解決するための手段】本発明の半導体素子の実
装構造体は上記課題を解決するために、金とはんだの拡
散防止層を、金バンプとはんだバンプとの間に設けたも
のである。
装構造体は上記課題を解決するために、金とはんだの拡
散防止層を、金バンプとはんだバンプとの間に設けたも
のである。
【0008】
【作用】この構成により本発明の半導体素子の実装構造
体は、金とはんだの拡散防止層を、金バンプとはんだバ
ンプとの間に設けたことにより、金がはんだバンプ中に
拡散し、カーケンダル効果によって、金バンプとはんだ
バンプの界面付近に空洞ができ、温度変化がくり返され
た場合、時間がたつとこの部分で破断するという現象が
起こらないこととなる。
体は、金とはんだの拡散防止層を、金バンプとはんだバ
ンプとの間に設けたことにより、金がはんだバンプ中に
拡散し、カーケンダル効果によって、金バンプとはんだ
バンプの界面付近に空洞ができ、温度変化がくり返され
た場合、時間がたつとこの部分で破断するという現象が
起こらないこととなる。
【0009】
【実施例】以下、本発明の一実施例の半導体素子の実装
構造体について、図面を参照しながら説明する。
構造体について、図面を参照しながら説明する。
【0010】(実施例1)図1において、1〜7は先に
述べた従来例と全く同じであるので同一符号を付し説明
を省略する。
述べた従来例と全く同じであるので同一符号を付し説明
を省略する。
【0011】すなわち、まずバリア層が形成されていな
い通常の半導体素子1の取り出し電極2上に直接金バン
プ3を形成する。次に、この金バンプ3に無電解メッキ
等でニッケルを、金とはんだの拡散防止層8として形成
し、セラミックを用いた回路基板4の銅配線電極5上に
はんだバンプ6を形成する。
い通常の半導体素子1の取り出し電極2上に直接金バン
プ3を形成する。次に、この金バンプ3に無電解メッキ
等でニッケルを、金とはんだの拡散防止層8として形成
し、セラミックを用いた回路基板4の銅配線電極5上に
はんだバンプ6を形成する。
【0012】そして、半導体素子1のパターン面を下向
きにしてセラミックを用いた回路基板4に向い合わせ、
ニッケルをコーティングした金バンプ3とはんだバンプ
6とを接続し、はんだが溶融する温度にまで加熱しては
んだバンプ6を溶融させ、金バンプ3とはんだバンプ6
とを結合させた半導体素子の実装構造体を作製した。
きにしてセラミックを用いた回路基板4に向い合わせ、
ニッケルをコーティングした金バンプ3とはんだバンプ
6とを接続し、はんだが溶融する温度にまで加熱しては
んだバンプ6を溶融させ、金バンプ3とはんだバンプ6
とを結合させた半導体素子の実装構造体を作製した。
【0013】尚、本実施例では、はんだバンプ6にすず
−鉛系合金を使用したが、はんだバンプ6の材料は、イ
ンジウム系合金等、半導体素子1の取り出し電極2が溶
融しない温度で溶融するものであればよい。
−鉛系合金を使用したが、はんだバンプ6の材料は、イ
ンジウム系合金等、半導体素子1の取り出し電極2が溶
融しない温度で溶融するものであればよい。
【0014】また、拡散防止層8についても、金とはん
だ材料の拡散を防止する役割をもつものであれば何でも
よい。
だ材料の拡散を防止する役割をもつものであれば何でも
よい。
【0015】このような半導体素子の実装構造体に、耐
湿性を確保するために、半導体素子1とセラミックを用
いた回路基板4との隙間に熱硬化性樹脂を充填硬化した
後、ヒートショック試験、THB試験を行なった。この
とき用いた半導体素子1は、取り出し電極数23個のD
RAMである。
湿性を確保するために、半導体素子1とセラミックを用
いた回路基板4との隙間に熱硬化性樹脂を充填硬化した
後、ヒートショック試験、THB試験を行なった。この
とき用いた半導体素子1は、取り出し電極数23個のD
RAMである。
【0016】ヒートショック試験は、拡散防止層8を設
けていない従来の半導体素子の実装構造体と本実施例の
半導体素子の実装構造体とのそれぞれ20個の半導体素
子1について、−55℃〜150℃の条件で行なったと
ころ、500サイクル時点で、従来の半導体素子の実装
構造体は20個中8個しか正常に動作しなかったにもか
かわらず、本実施例の半導体素子の実装構造体は20個
全数が正常に動作した。
けていない従来の半導体素子の実装構造体と本実施例の
半導体素子の実装構造体とのそれぞれ20個の半導体素
子1について、−55℃〜150℃の条件で行なったと
ころ、500サイクル時点で、従来の半導体素子の実装
構造体は20個中8個しか正常に動作しなかったにもか
かわらず、本実施例の半導体素子の実装構造体は20個
全数が正常に動作した。
【0017】THB試験についても同様に、拡散防止層
8を設けていない従来の半導体素子の実装構造体と本実
施例の半導体素子の実装構造体とにそれぞれ20個の半
導体素子1について、温度85℃、湿度85%の環境で
半導体素子1の電源端子と接地端子の間に5Vの動作電
圧を印加しながら保持したところ、1,000時間の時
点で、従来の半導体素子の実装構造体は20個中18個
しか正常に動作しなかったにもかかわらず、本実施例の
半導体素子の実装構造体は20個全数が正常に動作し
た。
8を設けていない従来の半導体素子の実装構造体と本実
施例の半導体素子の実装構造体とにそれぞれ20個の半
導体素子1について、温度85℃、湿度85%の環境で
半導体素子1の電源端子と接地端子の間に5Vの動作電
圧を印加しながら保持したところ、1,000時間の時
点で、従来の半導体素子の実装構造体は20個中18個
しか正常に動作しなかったにもかかわらず、本実施例の
半導体素子の実装構造体は20個全数が正常に動作し
た。
【0018】(実施例2)図2において、1〜8は実施
例1と全く同じであるので同一符号を付し説明を省略す
る。
例1と全く同じであるので同一符号を付し説明を省略す
る。
【0019】すなわち、セラミック基板4の銅配線電極
5上に、銅とはんだの拡散防止層9としてニッケルおよ
び金を無電解メッキ等で形成し、その上にはんだバンプ
6を形成する。そして、それ以外は実施例1と同様に半
導体素子1のパターン面を下向きにしてセラミック基板
4に向い合わせ、ニッケルをコーティングした金バンプ
3とはんだバンプ6を接続し、はんだが溶融する温度に
まで加熱してはんだバンプ6を溶融させ、金バンプ3と
はんだバンプ6を結合させた半導体素子の実装構造体を
作製した。
5上に、銅とはんだの拡散防止層9としてニッケルおよ
び金を無電解メッキ等で形成し、その上にはんだバンプ
6を形成する。そして、それ以外は実施例1と同様に半
導体素子1のパターン面を下向きにしてセラミック基板
4に向い合わせ、ニッケルをコーティングした金バンプ
3とはんだバンプ6を接続し、はんだが溶融する温度に
まで加熱してはんだバンプ6を溶融させ、金バンプ3と
はんだバンプ6を結合させた半導体素子の実装構造体を
作製した。
【0020】尚、本実施例では、銅とはんだの拡散防止
層9にニッケルおよび金を用いたが、銅とはんだ材料の
拡散を防止する役割をもつものであれば何でもよい。
層9にニッケルおよび金を用いたが、銅とはんだ材料の
拡散を防止する役割をもつものであれば何でもよい。
【0021】このような半導体素子の実装構造体に、耐
湿性を確保するために、半導体素子1とセラミック基板
4との隙間に熱硬化性樹脂を充填硬化した後、ヒートシ
ョック試験、THB試験を行なった。このとき用いた半
導体素子1は、取り出し電極数23個のDRAMであ
る。
湿性を確保するために、半導体素子1とセラミック基板
4との隙間に熱硬化性樹脂を充填硬化した後、ヒートシ
ョック試験、THB試験を行なった。このとき用いた半
導体素子1は、取り出し電極数23個のDRAMであ
る。
【0022】ヒートショック試験は、金とはんだの拡散
防止層8を設けていない従来の半導体素子の実装構造体
と本実施例の半導体素子の実装構造体とのそれぞれ20
個の半導体素子1について、−55℃〜150℃の条件
で行なったところ、1,000サイクル時点で、金とは
んだの拡散防止層8を設けていない従来の半導体素子の
実装構造体は20個中12個しか正常に動作しなかった
にもかかわらず、本実施例の半導体素子の実装構造体は
20個全数が正常に動作した。
防止層8を設けていない従来の半導体素子の実装構造体
と本実施例の半導体素子の実装構造体とのそれぞれ20
個の半導体素子1について、−55℃〜150℃の条件
で行なったところ、1,000サイクル時点で、金とは
んだの拡散防止層8を設けていない従来の半導体素子の
実装構造体は20個中12個しか正常に動作しなかった
にもかかわらず、本実施例の半導体素子の実装構造体は
20個全数が正常に動作した。
【0023】THB試験についても同様に、金とはんだ
の拡散防止層8を設けていない従来の半導体素子の実装
構造体と本実施例の半導体素子の実装構造体とのそれぞ
れ20個の半導体素子1について、温度85℃、湿度8
5%の環境で半導体素子1の電源端子と、接地端子との
間に5Vの動作電圧を印加しながら保持したところ、
2,000時間の時点で、金とはんだの拡散防止層8を
設けていない従来の半導体素子の実装構造体は20個中
8個しか正常に動作しなかったにもかかわらず、本実施
例の半導体素子の実装構造体は20個全数が正常に動作
した。
の拡散防止層8を設けていない従来の半導体素子の実装
構造体と本実施例の半導体素子の実装構造体とのそれぞ
れ20個の半導体素子1について、温度85℃、湿度8
5%の環境で半導体素子1の電源端子と、接地端子との
間に5Vの動作電圧を印加しながら保持したところ、
2,000時間の時点で、金とはんだの拡散防止層8を
設けていない従来の半導体素子の実装構造体は20個中
8個しか正常に動作しなかったにもかかわらず、本実施
例の半導体素子の実装構造体は20個全数が正常に動作
した。
【0024】
【発明の効果】以上の実施例の説明で明らかなように本
発明の半導体素子の実装構造体によれば、拡散防止層を
金バンプとはんだバンプとの間に設けることにより、半
導体素子の取り出し電極に直接、金バンプを形成し、こ
れにはんだバンプを形成して回路基板の配線電極と接続
をとった半導体素子の実装構造体の信頼性を著しく高め
ることができる。これにより、バリア層を設けていない
半導体素子のフリップチップ実装が可能になり、このよ
うな半導体素子の実装構造体の製品化を実現できる。
発明の半導体素子の実装構造体によれば、拡散防止層を
金バンプとはんだバンプとの間に設けることにより、半
導体素子の取り出し電極に直接、金バンプを形成し、こ
れにはんだバンプを形成して回路基板の配線電極と接続
をとった半導体素子の実装構造体の信頼性を著しく高め
ることができる。これにより、バリア層を設けていない
半導体素子のフリップチップ実装が可能になり、このよ
うな半導体素子の実装構造体の製品化を実現できる。
【図1】本発明の実施例1の半導体素子の実装構造体の
断面図
断面図
【図2】本発明の実施例2の半導体素子の実装構造体の
断面図
断面図
【図3】従来の半導体素子の実装構造体の断面図
1 半導体素子 2 取り出し電極 3 金バンプ 4 回路基板 5 配線電極 6 はんだバンプ 8 金とはんだの拡散防止層
Claims (2)
- 【請求項1】 取り出し電極にバリア層が形成されてい
ない半導体素子のパターン面を下向きにして、回路基板
の配線電極に前記半導体素子の取り出し電極を接続する
とき、その接続部が前記回路基板側から順次、配線電
極、はんだバンプ、金とはんだの拡散防止層、金バン
プ、前記半導体の取り出し電極からなる半導体素子の実
装構造体。 - 【請求項2】 回路基板の配線電極とはんだバンプとの
間に、配線電極材料とはんだの拡散防止層を設けた請求
項1記載の半導体素子の実装構造体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3026113A JP2953076B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体素子の実装構造体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3026113A JP2953076B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体素子の実装構造体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04266037A JPH04266037A (ja) | 1992-09-22 |
JP2953076B2 true JP2953076B2 (ja) | 1999-09-27 |
Family
ID=12184530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3026113A Expired - Fee Related JP2953076B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体素子の実装構造体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2953076B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994025984A1 (en) * | 1993-04-23 | 1994-11-10 | Nihon Micron Kabushiki Kaisha | Ic package and method of its manufacture |
US5767580A (en) * | 1993-04-30 | 1998-06-16 | Lsi Logic Corporation | Systems having shaped, self-aligning micro-bump structures |
US5477086A (en) * | 1993-04-30 | 1995-12-19 | Lsi Logic Corporation | Shaped, self-aligning micro-bump structures |
DE19524739A1 (de) * | 1994-11-17 | 1996-05-23 | Fraunhofer Ges Forschung | Kernmetall-Lothöcker für die Flip-Chip-Technik |
JP3397265B2 (ja) * | 1994-11-25 | 2003-04-14 | 富士通株式会社 | 半導体装置の製造方法 |
US5801446A (en) * | 1995-03-28 | 1998-09-01 | Tessera, Inc. | Microelectronic connections with solid core joining units |
JP3420917B2 (ja) | 1997-09-08 | 2003-06-30 | 富士通株式会社 | 半導体装置 |
US6083773A (en) | 1997-09-16 | 2000-07-04 | Micron Technology, Inc. | Methods of forming flip chip bumps and related flip chip bump constructions |
JP4668608B2 (ja) * | 2004-12-28 | 2011-04-13 | ローム株式会社 | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
US7956460B2 (en) | 2004-12-28 | 2011-06-07 | Rohm Co., Ltd. | Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device |
US20090246911A1 (en) * | 2008-03-27 | 2009-10-01 | Ibiden, Co., Ltd. | Substrate for mounting electronic components and its method of manufacture |
JP5316261B2 (ja) | 2009-06-30 | 2013-10-16 | 富士通株式会社 | マルチチップモジュールおよびプリント基板ユニット並びに電子機器 |
JP5894092B2 (ja) * | 2013-01-24 | 2016-03-23 | 日本電信電話株式会社 | 半導体装置の実装構造および半導体装置の製造方法 |
US10435909B2 (en) | 2013-10-06 | 2019-10-08 | Floodbreak, L.L.C. | Flood protection for underground air vents |
US10435910B2 (en) | 2013-10-06 | 2019-10-08 | Floodbreak, L.L.C. | Flood protection for underground air vents |
US10435907B2 (en) | 2013-10-06 | 2019-10-08 | Floodbreak, L.L.C. | Flood protection for underground air vents |
US10435906B2 (en) | 2013-10-06 | 2019-10-08 | Floodbreak, L.L.C. | Flood protection for underground air vents |
US10435908B2 (en) | 2013-10-06 | 2019-10-08 | Floodbreak, L.L.C. | Flood protection for underground air vents |
-
1991
- 1991-02-20 JP JP3026113A patent/JP2953076B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04266037A (ja) | 1992-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2953076B2 (ja) | 半導体素子の実装構造体 | |
JP3084230B2 (ja) | ボール・グリッド・アレイ・パッケージ | |
US5897336A (en) | Direct chip attach for low alpha emission interconnect system | |
JP4387548B2 (ja) | 半導体装置及びその製造方法 | |
US5894173A (en) | Stress relief matrix for integrated circuit packaging | |
US20070035023A1 (en) | Semiconductor device having improved mechanical and thermal reliability | |
JPH08236654A (ja) | チップキャリアとその製造方法 | |
CN1111822A (zh) | 低温三元c4法 | |
JPH09260552A (ja) | 半導体チップの実装構造 | |
JP2001156246A (ja) | 集積回路チップの実装構造および実装方法 | |
JP2002198395A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US5841198A (en) | Ball grid array package employing solid core solder balls | |
US20130140664A1 (en) | Flip chip packaging structure | |
US7357293B2 (en) | Soldering an electronics package to a motherboard | |
JP3279470B2 (ja) | 半導体装置およびその製造方法 | |
JP2002026073A (ja) | 半導体装置およびその製造方法 | |
JPH04266035A (ja) | 半導体素子の実装構造体 | |
JP3120837B2 (ja) | 電気的接続用の樹脂フィルムおよび樹脂フィルムを用いた電気的接続方法 | |
JP3398276B2 (ja) | ランドグリッドアレイ型パッケージの実装構造 | |
JPH11204692A (ja) | 半導体装置 | |
JP2847949B2 (ja) | 半導体装置 | |
JPH08191128A (ja) | 電子装置 | |
JP2002083841A (ja) | 実装構造及びその製造方法 | |
JP2841822B2 (ja) | 混成集積回路の製造方法 | |
US6096578A (en) | Stress relief matrix for integrated circuit packaging |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |