JP2946582B2 - 同期信号分離回路 - Google Patents
同期信号分離回路Info
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- JP2946582B2 JP2946582B2 JP34361389A JP34361389A JP2946582B2 JP 2946582 B2 JP2946582 B2 JP 2946582B2 JP 34361389 A JP34361389 A JP 34361389A JP 34361389 A JP34361389 A JP 34361389A JP 2946582 B2 JP2946582 B2 JP 2946582B2
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- Japan
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- mos
- fet
- signal
- mosfet
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、液晶テレビ受像機等において、複合映像信
号から複合同期信号を分離する同期信号分離回路に関す
る。
号から複合同期信号を分離する同期信号分離回路に関す
る。
［従来の技術］ 液晶テレビ受像機等において、複合映像信号から複合
同期信号を分離する同期信号分離回路は、一般にバイポ
ーラトランジスタを用いて構成されている。一方、液晶
テレビ受像機等に使用される液晶表示装置のタイミング
制御回路は、複合映像信号中の同期信号を基準にタイミ
ングを制御している。上記タイミング制御回路は、一般
に低消費電力の特徴を生かしてCMOS−LSIで構成されて
いる。
同期信号を分離する同期信号分離回路は、一般にバイポ
ーラトランジスタを用いて構成されている。一方、液晶
テレビ受像機等に使用される液晶表示装置のタイミング
制御回路は、複合映像信号中の同期信号を基準にタイミ
ングを制御している。上記タイミング制御回路は、一般
に低消費電力の特徴を生かしてCMOS−LSIで構成されて
いる。
［発明が解決しようとする課題］ 本発明は、表示タイミング制御回路と共にCMOS−LSI
で構成することができ、部品点数の削減及び小型化を図
り得る同期信号分離回路を提供することを目的とする。
で構成することができ、部品点数の削減及び小型化を図
り得る同期信号分離回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る同期信号分離回路は、ソース電極が抵抗
を介して接地されると共に複合映像信号がコンデンサを
介して入力される第１のMOS・FETと、この第１のMOS・F
ETのドレイン電極と電源ラインとの間に設けられ、該第
１のMOS・FETにドレイン電流を供給する第２のMOS・FET
と、上記第１のMOS・FETに対し、上記複合映像信号中の
同期信号が入力されている間オン動作するように一定レ
ベルのゲート電圧を供給する手段と、上記第２のMOS・F
ETに対して電流ミラー回路を構成し、負荷に生じる信号
を同期信号として出力する第３のMOS・FETと、上記第２
のMOS・FETに対する電流ミラー回路を構成し、該第２の
MOS・FETのオン動作に対応して上記第１のMOS・FETのゲ
ート電極に上記一定レベルのゲート電圧に重畳させてバ
イアス電圧を供給する第４のMOS・FETとを具備したこと
を特徴とする。
を介して接地されると共に複合映像信号がコンデンサを
介して入力される第１のMOS・FETと、この第１のMOS・F
ETのドレイン電極と電源ラインとの間に設けられ、該第
１のMOS・FETにドレイン電流を供給する第２のMOS・FET
と、上記第１のMOS・FETに対し、上記複合映像信号中の
同期信号が入力されている間オン動作するように一定レ
ベルのゲート電圧を供給する手段と、上記第２のMOS・F
ETに対して電流ミラー回路を構成し、負荷に生じる信号
を同期信号として出力する第３のMOS・FETと、上記第２
のMOS・FETに対する電流ミラー回路を構成し、該第２の
MOS・FETのオン動作に対応して上記第１のMOS・FETのゲ
ート電極に上記一定レベルのゲート電圧に重畳させてバ
イアス電圧を供給する第４のMOS・FETとを具備したこと
を特徴とする。
［作用］ 複合映像信号中の同期信号が第１のMOS・FETに入力さ
れると、この第１のMOS・FETはその間オン状態となり、
コンデンサCSがゲート電圧VGよりしきい値VTだけ低い電
圧に充電される。このとき第２のMOS・FETを介して第１
のMOS・FETに電流が流れるが、これと同じ電流がミラー
回路を構成する第３のMOS・FETに流れ、その出力ライン
を介して同期信号が出力される。また、同時に上記第２
のMOS・FETに対してミラー回路を構成する第４のMOS・F
ETにも電流が流れ、第１のMOS・FETのゲート電圧VGを上
昇させる。この結果、第１のMOS・FETのゲート・ソース
間電圧が大きくなり、コンデンサCSが短時間で「第１の
MOS・FETのゲート電圧VG−しきい値VT」の電圧まで充電
され、小振幅の入力に対しても同期分離が可能となる。
れると、この第１のMOS・FETはその間オン状態となり、
コンデンサCSがゲート電圧VGよりしきい値VTだけ低い電
圧に充電される。このとき第２のMOS・FETを介して第１
のMOS・FETに電流が流れるが、これと同じ電流がミラー
回路を構成する第３のMOS・FETに流れ、その出力ライン
を介して同期信号が出力される。また、同時に上記第２
のMOS・FETに対してミラー回路を構成する第４のMOS・F
ETにも電流が流れ、第１のMOS・FETのゲート電圧VGを上
昇させる。この結果、第１のMOS・FETのゲート・ソース
間電圧が大きくなり、コンデンサCSが短時間で「第１の
MOS・FETのゲート電圧VG−しきい値VT」の電圧まで充電
され、小振幅の入力に対しても同期分離が可能となる。
［第１実施例］ 以下、図面を参照して本発明の実施例を説明する。第
１図においてQ1はＮチャンネルのMOS型電界効果トラン
ジスタ（以下、MOS・FETと略称する）で、そのソース電
極は抵抗RSを介して接地されると共に、前段の映像増幅
回路（図示せず）から送られてくる正極性の複合映像信
号ＡがコンデンサCSを介して入力される。一方、上記MO
S・FETQ1のドレイン電極は、ＰチャンネルのMOS・FETQ2
のソース・ドレイン間を介して電源ライン11に接続され
る。この電源ライン11には、正の直流電圧（＋Ｂ）が供
給される。この電源ライン11と接地間に抵抗R1,R2が直
列に接続され、この抵抗R1,R2により分圧された電圧がM
OS・FETQ1のゲート電極にゲート電圧VGとして与えられ
る。このゲート電圧VGのレベルは、複合映像信号Ａ中の
同期信号（負のピークレベル）が与えられている期間、
MOS・FETQ1がオンするように抵抗R1,R2により設定され
る。
１図においてQ1はＮチャンネルのMOS型電界効果トラン
ジスタ（以下、MOS・FETと略称する）で、そのソース電
極は抵抗RSを介して接地されると共に、前段の映像増幅
回路（図示せず）から送られてくる正極性の複合映像信
号ＡがコンデンサCSを介して入力される。一方、上記MO
S・FETQ1のドレイン電極は、ＰチャンネルのMOS・FETQ2
のソース・ドレイン間を介して電源ライン11に接続され
る。この電源ライン11には、正の直流電圧（＋Ｂ）が供
給される。この電源ライン11と接地間に抵抗R1,R2が直
列に接続され、この抵抗R1,R2により分圧された電圧がM
OS・FETQ1のゲート電極にゲート電圧VGとして与えられ
る。このゲート電圧VGのレベルは、複合映像信号Ａ中の
同期信号（負のピークレベル）が与えられている期間、
MOS・FETQ1がオンするように抵抗R1,R2により設定され
る。
また、上記MOS・FETQ2のゲート電極は、MOS・FETQ1,Q
2のドレイン電極に接続されると共に、ＰチャンネルMOS
・FETQ3のゲート電極に接続される。このMOS・FETQ3
は、ソース電極が電源ライン11に接続され、ドレイン電
極が負荷抵抗RLを介して接地されると共に、出力ライン
12に接続される。上記MOS・FETQ3は、MOS・FETQ2に対す
る電流ミラー回路を構成しており、そのドレイン電極よ
り出力ライン12を介して複合同期信号Ｂが取り出され
る。
2のドレイン電極に接続されると共に、ＰチャンネルMOS
・FETQ3のゲート電極に接続される。このMOS・FETQ3
は、ソース電極が電源ライン11に接続され、ドレイン電
極が負荷抵抗RLを介して接地されると共に、出力ライン
12に接続される。上記MOS・FETQ3は、MOS・FETQ2に対す
る電流ミラー回路を構成しており、そのドレイン電極よ
り出力ライン12を介して複合同期信号Ｂが取り出され
る。
次に上記実施例の動作を説明する。
MOS・FETQ1のソース電極には、前段回路から送られて
くる第２図（ａ）に示す正極性の複合映像信号Ａがコン
デンサCSを介して入力される。上記MOS・FETQ1は、複合
映像信号Ａの負のピーク、即ち同期信号Syの期間オン動
作し、コンデンサCSをゲート電圧VGよりしきい値VTだけ
低い電圧に充電する。
くる第２図（ａ）に示す正極性の複合映像信号Ａがコン
デンサCSを介して入力される。上記MOS・FETQ1は、複合
映像信号Ａの負のピーク、即ち同期信号Syの期間オン動
作し、コンデンサCSをゲート電圧VGよりしきい値VTだけ
低い電圧に充電する。
このときMOS・FETQ2を介してMOS・FETQ1のドレイン電
極に電流が流れるが、これと同じ電流がミラー回路を構
成するMOS・FETQ3のドレイン電極にも流れ、出力ライン
12を介して出力される信号Ｂが第２図（ｂ）に示すよう
にハイレベルとなる。
極に電流が流れるが、これと同じ電流がミラー回路を構
成するMOS・FETQ3のドレイン電極にも流れ、出力ライン
12を介して出力される信号Ｂが第２図（ｂ）に示すよう
にハイレベルとなる。
また、複合映像信号Ａの映像信号期間中は、MOS・FET
Q1がオフ動作し、MOS・FETQ2,Q3に電流は流れず、出力
信号Ｂはローレベルとなる。このときコンデンサCSの充
電電荷は、抵抗RSを介して放電するが、時定数CS・RSを
水平走査周期より充分大きく設定することにより、コン
デンサCSには、ほぼMOS・FETQ1のゲート電極電圧VGより
しきい値VTだけ低い電圧が充電されたままとなり、同期
分離が行なわれる。
Q1がオフ動作し、MOS・FETQ2,Q3に電流は流れず、出力
信号Ｂはローレベルとなる。このときコンデンサCSの充
電電荷は、抵抗RSを介して放電するが、時定数CS・RSを
水平走査周期より充分大きく設定することにより、コン
デンサCSには、ほぼMOS・FETQ1のゲート電極電圧VGより
しきい値VTだけ低い電圧が充電されたままとなり、同期
分離が行なわれる。
［第２実施例］ 次に本発明の第２実施例について第３図により説明す
る。
る。
この実施例は、第３図に示すように上記第１実施例に
対し、更に電流ミラー用のＰチャンネルMOS・FETQ4を設
けたものである。即ち、MOS・FETQ4は、ソース電極が電
源ライン11に、ゲート電極がMOS・FETQ2のドレイン電極
及びゲート電極に、ドレイン電極が抵抗R1,R2及びMOS・
FETQ1のゲート電極の接続点にそれぞれ接続されてい
る。その他は上記第１実施例と同じであるので、詳細な
説明は省略する。
対し、更に電流ミラー用のＰチャンネルMOS・FETQ4を設
けたものである。即ち、MOS・FETQ4は、ソース電極が電
源ライン11に、ゲート電極がMOS・FETQ2のドレイン電極
及びゲート電極に、ドレイン電極が抵抗R1,R2及びMOS・
FETQ1のゲート電極の接続点にそれぞれ接続されてい
る。その他は上記第１実施例と同じであるので、詳細な
説明は省略する。
次に上記第２実施例の動作を説明する。
前段回路から複合映像信号Ａが入力されると、上記第
１実施例の場合と同様にして同期信号の期間、MOS・FET
Q1がオンしてコンデンサCSを充電する。このときMOS・F
ETQ1,Q4の電流ミラー回路によりMOS・FETQ4に電流が流
れ、MOS・FETQ1のゲート電圧VGを上昇させる。これによ
りMOS・FETQ1のゲート・ソース間電圧が大きくなり、短
時間にコンデンサCSが「VG−VT」のレベルに充電され
る。このため同期分離をより確実に行なうことができ、
小振幅の入力に対しても同期信号を分離することができ
る。
１実施例の場合と同様にして同期信号の期間、MOS・FET
Q1がオンしてコンデンサCSを充電する。このときMOS・F
ETQ1,Q4の電流ミラー回路によりMOS・FETQ4に電流が流
れ、MOS・FETQ1のゲート電圧VGを上昇させる。これによ
りMOS・FETQ1のゲート・ソース間電圧が大きくなり、短
時間にコンデンサCSが「VG−VT」のレベルに充電され
る。このため同期分離をより確実に行なうことができ、
小振幅の入力に対しても同期信号を分離することができ
る。
［発明の効果］ 以上詳記したように本発明によれば、MOS・FETを用い
て同期信号分離回路を構成でき、表示タイミング制御回
路と共にCMOS−LSIで構成することができる。従って、
液晶テレビ受像機等において、部品点数の削減及び小型
化を図ることができる。
て同期信号分離回路を構成でき、表示タイミング制御回
路と共にCMOS−LSIで構成することができる。従って、
液晶テレビ受像機等において、部品点数の削減及び小型
化を図ることができる。
第１図は本発明の第１実施例を示す回路構成図、第２図
は同実施例の動作を説明するための信号波形図、第３図
は本発明の第２実施例を示す回路構成図である。 Q1〜Q4……MOS・FET、CS……コンデンサ、RL……負荷抵
抗、11……電源ライン、12……出力ライン。
は同実施例の動作を説明するための信号波形図、第３図
は本発明の第２実施例を示す回路構成図である。 Q1〜Q4……MOS・FET、CS……コンデンサ、RL……負荷抵
抗、11……電源ライン、12……出力ライン。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/08
Claims (1)
- 【請求項１】ソース電極が抵抗を介して接地されると共
に複合映像信号がコンデンサを介して入力される第１の
MOS・FETと、この第１のMOS・FETのドレイン電極と電源
ラインとの間に設けられ、該第１のMOS・FETにドレイン
電流を供給する第２のMOS・FETと、上記第１のMOS・FET
に対し、上記複合映像信号中の同期信号が入力されてい
る間オン動作するように一定レベルのゲート電圧を供給
する手段と、上記第２のMOS・FETに対して電流ミラー回
路を構成し、負荷に生じる信号を同期信号として出力す
る第３のMOS・FETと、上記第２のMOS・FETに対する電流
ミラー回路を構成し、該第２のMOS・FETのオン動作に対
応して上記第１のMOS・FETのゲート電極に上記一定レベ
ルのゲート電圧に重畳させてバイアス電圧を供給する第
４のMOS・FETとを具備したことを特徴とする同期信号分
離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34361389A JP2946582B2 (ja) | 1989-12-28 | 1989-12-28 | 同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34361389A JP2946582B2 (ja) | 1989-12-28 | 1989-12-28 | 同期信号分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201874A JPH03201874A (ja) | 1991-09-03 |
| JP2946582B2 true JP2946582B2 (ja) | 1999-09-06 |
Family
ID=18362891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34361389A Expired - Lifetime JP2946582B2 (ja) | 1989-12-28 | 1989-12-28 | 同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946582B2 (ja) |
-
1989
- 1989-12-28 JP JP34361389A patent/JP2946582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201874A (ja) | 1991-09-03 |
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