JP2937032B2 - リードフレームの製造方法 - Google Patents

リードフレームの製造方法

Info

Publication number
JP2937032B2
JP2937032B2 JP6223609A JP22360994A JP2937032B2 JP 2937032 B2 JP2937032 B2 JP 2937032B2 JP 6223609 A JP6223609 A JP 6223609A JP 22360994 A JP22360994 A JP 22360994A JP 2937032 B2 JP2937032 B2 JP 2937032B2
Authority
JP
Japan
Prior art keywords
tip
lead frame
lead
discharge machining
inner leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6223609A
Other languages
English (en)
Other versions
JPH07169895A (ja
Inventor
章吾 橋本
英章 粟田
寛彦 井原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP6223609A priority Critical patent/JP2937032B2/ja
Publication of JPH07169895A publication Critical patent/JPH07169895A/ja
Application granted granted Critical
Publication of JP2937032B2 publication Critical patent/JP2937032B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、高集積回路チップ搭
載用のパッケージに構成されるリードフレーム及びその
製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】高集積
回路チップとしての高集積半導体チップを搭載するパッ
ケージには、当該半導体チップをボンディングワイヤを
介して電気的に接続するためのリードフレームが構成さ
れている。このリードフレームは、帯状の金属導体を半
導体チップの搭載部に向かって複数条配列しているもの
であり、先端に上記ボンディングワイヤが接続されるイ
ンナーリードを有し、このインナーリードに連続して、
パッケージから露出されるアウターリードを有してい
る。
【0003】上記リードフレームは、一般的にプレスに
よる打抜き加工によって形成されている。ところが、こ
の打抜き加工は、金型のコストがかなり高くつくほか、
インナーリード数が多くなると、金型が複雑になってリ
ードフレームを所望の精度に成形するのが困難になるの
で、インナーリード数が制限されるという問題があっ
た。
【0004】一方、上記打抜き加工以外に、フォトエッ
チング法によってリードフレームを形成することも行わ
れている。このフォトエッチング法は、工具のコストが
安く、適用範囲も広いという利点を有する反面、加工工
程が複雑であるため、製造コストがかなり高くつくとい
う問題があった。また、上記何れの製法についても、イ
ンナーリードの先端部の最小間隔として、少なくとも金
属導体の厚みの90%を必要とし、例えば、厚みが0.
125mmのリードフレームの上記最小間隔としては、
0.113〜0.115mmが量産レベルである。従っ
て、厚みが0.125mmのリードブレームにおいて、
インナーリードの先端部の間隔を0.115mmに設定
し、インナーリードの先端幅を0.115mmに設定し
た場合には、インナーリードの先端ピッチは0.230
mmになり、これに半導体チップのサイズとボンディン
グワイヤの長さによる制限を加味すると、従来のフォト
エッチングや打抜き加工では、240〜260本程度の
インナーリード数が限界である。そして、これ以上高密
度にインナーリードを配列する必要がある場合には、ピ
ングリッドアレイ等のコストのかかる他のパッケージを
用いるか、テープ・オートメイテッド・ボンディング
(TAB)等の他の搭載方法を用いる必要がある。とこ
ろが、前者の場合には、最新の表面実装技術(SMT)
に適用することができないという欠点がある。また後者
については、製品の数量が少ない場合にコストがかなり
高くつくと共に、取扱いや組立作業に高度な技術を必要
とするという欠点がある。
【0005】そこで、エッチングや打抜き加工によっ
て、インナーリードの先端部を相互に連続させた状態で
一体成形し、当該先端部をCO2 レーザやYAGレーザ
を用いて切断することにより、0.080mmのインナ
ーリードの先端間隔を実現する試みがなされている。し
かし、この場合、レーザによって溶融除去された金属導
体が、被加工物に付着するのを防ぐために、N2 等の気
体を加工部に対して多量に吹きつける必要があるので、
コストが高くつくという問題があった。また、溶融除去
された金属導体が、被加工物に付着するのを完全には防
止することができないと共に、レーザによる切断面に凹
凸が発生する等、実用上問題が多い。
【0006】さらに、従来のエッチング加工では、イン
ナーリードの先端ピッチを小さくしようとすると、イン
ナーリードの先端部の断面が、ボンディングワイヤを接
続する側の幅がその裏面側の幅よりも大きい台形形状に
なる。この傾向はインナーリード先端のピッチを小さく
すればする程顕著になるため、インナーリードの先端部
にボンディングワイヤを接続する際に、当該先端部が捩
れて接続不良を生じ易いという問題がある。
【0007】この発明は、上記問題点に鑑みてなされた
ものであり、製造コストが安く、インナーリードを高密
度にて精度良好に形成することができるリードフレーム
及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
のこの発明のリードフレームの製造方法は、高集積回路
チップ搭載用のパッケージに構成され、厚みが0.10
mm以上0.25mm以下の金属導体を、高集積回路チ
ップの搭載部に向かって複数条配列しているリードフレ
ームを製造する方法において、ボンディングワイヤが接
続される複数のインナーリードの先端部を、エッチング
又は打ち抜き加工によって一体成形する
【0009】その後、先端ピッチ0.135mm以上
0.200mm以下、先端幅0.09mm以上となるよ
うに、ワイヤ放電加工によって各インナーリードの先端
部を分離して形成する
【0010】ただし、上記ワイヤ放電加工によって分離
するインナーリードの先端部間に予め溝状にハーフエッ
チングを入れ、被加工部の板厚を予め薄くしておく
【0011】
【作用】この発明によれば、インナーリードの先端部
を、ワイヤ放電加工によって相互に分離するので、イン
ナーリードの先端ピッチ0.135mm以上0.200
mm以下、先端幅0.09mm以上を実現することがで
きる。また、ワイヤ放電加工を用いるので、インナーリ
ードの先端部において、切断面に凹凸が生じたり、断面
が極端な台形形状になったりする虞がない。
【0012】特に、インナーリード先端部溝状に
ーフエッチングを入れ、被加工部の板厚を予め薄くして
おくので、被加工部の体積が減少する結果、ワイヤ放電
加工速度の向上を図ることができ、製造コストを安価に
することができる。
【0013】
【実施例】以下、この発明の実施例について、添付図面
を参照しながら詳細に説明する。図1は、この発明のリ
ードフレーム1の一実施例を示す図であり、図2は高集
積回路チップとしての高集積半導体チップCを搭載した
状態を示す要部平面図である。上記リードフレーム1
は、半導体チップCを搭載するパッケージに構成されて
いるものであり、厚みが0.10mm以上0.25mm
以下の金属導体2を、上記パッケージの中央部に構成さ
れた半導体チップ搭載部Bに向かって四方から複数条配
列している。このリードフレーム1は、レジンまたはセ
ラミックス等で覆われると共に、先端部3aにボンディ
ングワイヤWを接続するインナーリード3を有してお
り、このインナーリード3に連続して、パッケージAの
外部に露出されるアウターリード(図示せず)を有して
いる。なお、上記リードフレーム1を形成する金属導体
としては、鉄ニッケル合金または銅合金が好適に用いら
れる。
【0014】上記インナーリード3の先端部3a(最先
端部よりほぼ0.8mmまでの部分)は、先端ピッチP
が0.135mm以上0.200mm以下に設定され、
先端幅Dが0.09mm以上に設定されている。このイ
ンナーリード1の先端幅Dの下限値は、ボンディングに
必要な最小限の幅を考慮したものである。上記リードフ
レーム1はインナーリード3の先端部3aを、互いに連
続するようにエッチングまたは打抜き加工によって一体
成形すると同時に、上記先端部3a以外の部分もエッチ
ングまたは打抜き加工によって成形した後(図3参
照)、上記インナーリード3の先端部3aをワイヤ放電
加工によって所定間隔毎に切断分離することにより形成
されている。なお、上記ワイヤ放電加工においては、直
径75μm以下のワイヤが使用される。
【0015】また、図4に示すように、ワイヤ放電加工
によって分離するインナーリードの先端部3aに片面
エッチング方法で溝状にハーフエッチング3bを入れ、
被加工部の板厚を予め薄くしておいても良い。このよう
に、インナーリード部3の先端部3aを、放電加工によ
り分離することにより、当該先端部3aの相互の間隔S
を、従来のエッチングや打ち抜き加工に比べて小さくす
ることができる。具体的には、上記ワイヤー放電加工に
おいて、直径30μmのワイヤを使用した場合には、イ
ンナーリード3の先端間隔Sを42μmにすることがで
きる。そしてこれによって、インナーリード3の先端部
3aにおける先端ピッチPとして、上記0.135mm
以上0.200mm以下、先端幅Dとして0.09mm
以上を実現することができる。従って、従来のエッチン
グや打ち抜き加工による場合よりも高密度にインナーリ
ード3を配列することができる。また、インナーリード
3の先端部3aの断面形状として、長方形にて精度良好
なものを得ることができる。このため、ボンディングワ
イヤWをインナーリード3の先端部3aに接続する際
に、当該先端部3aが捩れて接続不良が生じるのを防止
することができる。さらに、従来のレーザによる溶断の
ように、切断面に凹凸が生じる虞もない。また、ワイヤ
放電加工自体、安価な加工方法であり、しかも、インナ
ーリード3の先端部3aのみを加工するので、加工時間
も短くて済み、リードフレーム1を能率的且つコスト安
価に製造することができる。
【0016】さらに、図4に示したように、ワイヤ放電
加工によって分離するインナーリードの先端部3a
溝状にハーフエッチング3bを入れ、被加工部の板厚を
予め薄くしておくことにより、被加工部の体積が減少
し、ワイヤ放電加工速度の向上を図ることができ、より
製造コストを安価にすることができる。また、この場合
もインナーリード3の先端部3aの断面形状が極端な台
形形状になる虞がなく、ボンディングワイヤWをインナ
ーリード3の先端部3aに接続する際に、当該先端部3
aが捩じれて接続不良が生じるのを防止することができ
る。
【0017】なお、上記ワイヤ放電加工に際しては、リ
ードフレーム1を複数枚重ね合わせた状態で一括して加
工するのが、当該加工をより能率的に行うことができる
ことから好ましい。また、上記ワイヤ放電加工の前工程
を、エッチングによって行う場合には、インナーリード
3の先端部3aが相互につながっているので、当該先端
部3aの強度が強く、エッチング工程での歩留りを高め
ることができるという利点がある。
【0018】
【発明の効果】以上のように、この発明のリードフレー
ム及びその製造方法によれば、インナーリードの先端部
がワイヤ放電加工によって分離されるので、インナーリ
ードの先端ピッチ0.135mm以上0.200mm以
下、先端幅0.09mm以上を実現することができる。
このため、インナーリードを非常に高密度に配列するこ
とができる。
【0019】また、インナーリード先端部の断面形状が
極端な台形になるのを防止することができるので、ボン
ディングワイヤを接続する際に、当該先端部が捩れて接
続不良が生じるのを防止することができる。さらに、従
来のレーザによる溶断のように、切断面に凹凸が生じる
虞がなく、インナーリードの端部を高精度に加工するこ
とができると共に、安価なワイヤ放電加工によって、イ
ンナーリードの先端部のみを分離するので、リードフレ
ームを能率的且つコスト安価に製造することができると
いう特有の効果を奏する。
【0020】特に、インナーリード先端部溝状に
ーフエッチングを入れ、被加工部の板厚を予め薄くして
おくので、被加工部の体積が減少する結果、ワイヤ放電
加工速度の向上を図ることができ、より製造コストを安
価にすることができる。
【図面の簡単な説明】
【図1】この発明のリードフレームの一実施例を示す図
であり、(a) は要部平面図、(b) は要部拡大斜視図であ
る。
【図2】半導体チップを搭載した状態を示す要部平面図
である。
【図3】製造途中工程を示す図であり、(a) は要部平面
図、(b) は要部拡大斜視図である。
【図4】製造途中工程の他の例を示す図であり、(a) は
要部平面図、(b) は要部拡大斜視図である。
【符号の説明】
1 リードフレーム 3 インナーリード 3a インナーリードの先端部 3b ハーフエッチング W ボンディングワイヤ C 半導体チップ P 先端ピッチ D 先端幅
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−166986(JP,A) 特開 平4−287352(JP,A) 特開 平5−102384(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 23/50 B23H 7/02 B23H 9/00

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】高集積回路チップ搭載用のパッケージに構
    成され、厚みが0.10mm以上0.25mm以下の金
    属導体を、高集積回路チップの搭載部に向かって複数条
    配列しているリードフレームを製造する方法において、 ボンディングワイヤが接続される複数のインナーリード
    の先端部を、エッチング又は打ち抜き加工によって一体
    成形した後、先端ピッチ0.135mm以上0.200
    mm以下、先端幅0.09mm以上となるように、ワイ
    ヤ放電加工によって各インナーリードの先端部を分離し
    て形成するものであって、 上記ワイヤ放電加工によって分離するインナーリードの
    先端部間に予め溝状にハーフエッチングを入れ、被加工
    部の板厚を予め薄くしておく ことを特徴とするリードフ
    レームの製造方法
JP6223609A 1993-09-20 1994-09-19 リードフレームの製造方法 Expired - Fee Related JP2937032B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6223609A JP2937032B2 (ja) 1993-09-20 1994-09-19 リードフレームの製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5-233802 1993-09-20
JP23380293 1993-09-20
JP6223609A JP2937032B2 (ja) 1993-09-20 1994-09-19 リードフレームの製造方法

Publications (2)

Publication Number Publication Date
JPH07169895A JPH07169895A (ja) 1995-07-04
JP2937032B2 true JP2937032B2 (ja) 1999-08-23

Family

ID=26525586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6223609A Expired - Fee Related JP2937032B2 (ja) 1993-09-20 1994-09-19 リードフレームの製造方法

Country Status (1)

Country Link
JP (1) JP2937032B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015111623A1 (ja) * 2014-01-22 2015-07-30 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6573157B2 (ja) * 2015-06-26 2019-09-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
CN112542389B (zh) * 2020-11-25 2024-03-29 江苏上达半导体有限公司 一种高精密引线二次蚀刻成型方法

Also Published As

Publication number Publication date
JPH07169895A (ja) 1995-07-04

Similar Documents

Publication Publication Date Title
US7183630B1 (en) Lead frame with plated end leads
KR101277391B1 (ko) 반도체 장치
JP2001274308A (ja) リードフレームおよび半導体装置の製造方法
JP3209696B2 (ja) 電子部品の製造方法
JP2937032B2 (ja) リードフレームの製造方法
JPS61170053A (ja) 半導体装置用リ−ドフレ−ム
JPH02247089A (ja) リードフレーム
EP0644585A2 (en) Lead frame and method of manufacturing the same
JPH0730042A (ja) 半導体装置用リードフレーム、それを用いた半導体装置及びその製造方法
JPH0645497A (ja) 半導体装置およびその製造方法
US5343615A (en) Semiconductor device and a process for making same having improved leads
JPS6347272B2 (ja)
JPH06350013A (ja) リードフレーム及び半導体装置並びに半導体装置の製造方法
JPS5812452Y2 (ja) 半導体装置
JP2005158778A (ja) リードフレームの製造方法及び半導体装置の製造方法
JPS60195958A (ja) リ−ドフレ−ム
JP2000114553A (ja) 半導体装置およびその製造方法
JPS621239A (ja) 半導体装置
KR970001889B1 (ko) 리드프레임 및 그 리드프레임을 갖는 반도체 장치의 제조방법
JPH04368157A (ja) 表面実装型半導体装置およびその製造方法
JP2004039709A (ja) リードフレームおよびその製造方法
JPH02288258A (ja) 半導体装置およびその製造方法ならびにモールド型
JP2002124615A (ja) 半導体装置用リードフレーム及びその製造方法
JPH04162466A (ja) 半導体装置用リードフレーム
JPS6215839A (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees