JP2925080B2 - 静電気保護回路を備えた半導体装置 - Google Patents

静電気保護回路を備えた半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電気保護回路を備
えた半導体装置に関し、特に半導体素子の高集積化に適
した静電気保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体素子に種々の原因によっ
て高い電圧が印加されると、ＭＯＳ素子のゲート破壊現
象、接合スパイキング現象等が発生し素子が完全に破壊
されたり微細な損傷を受けて信頼性に深刻な影響を及ぼ
すようになる。最近では、このような問題点を防ぐため
静電気保護回路を用いる技術が提案されている。このよ
うな静電気保護回路で、データ入力／出力用のプルアッ
プ／ダウントランジスタのゲートとコンタクトとの間隔
が少なくとも５μm以上にならなければならない。これ
に関して、従来技術を図３を参照して説明すれば次の通
りである。図３は、従来技術に係る静電気保護回路の主
要部分を半導体基板に構成したレイアウトを示すもので
ある。図３に示すように、従来技術に係る静電気保護回
路は、半導体基板（図示せず）上にデータ入出力用のプ
ルアップ／ダウントランジスタを形成するためのアクテ
ィブ領域１が形成されている。さらに、前記アクティブ
領域１上に一定間隔を置いてメタル（metal）コンタク
ト領域２等が形成されている。そして、前記同一方向に
配設された前記多数のメタルコンタクト領域２等の間
の、前記アクティブ領域１上にはトランジスタのゲート
３が配設されている。この際、前記ゲート３と前記コン
タクト領域２の間隔が５μm以上になるようにするため
には基板の面積を大きくしなければならない。
【０００３】
【発明が解決しようとする課題】しかし、従来はこのよ
うにアクティブ領域にオーバラップされるゲートとメタ
ルコンタクトとの間隔が５μm以上になるようレイアウ
トを作製する場合に、静電気保護回路が占める面積が大
きくなるためチップサイズも大きくしなければならない
問題が発生する。ここに本発明は、前記従来技術の諸般
問題点を解消するため案出したものであり、半導体装置
で静電気保護回路が占める面積を最少化することができ
るようにした静電気保護回路を備えた半導体装置を提供
することにその目的がある。さらに、本発明の他の目的
は半導体装置の高集積化に適した静電気保護回路を備え
た半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】以上の課題を解決すべ
く、本発明の請求項１に記載の発明は、半導体基板と、
前記半導体基板上に形成され、上端部および下端部の少
なくとも一方に、一定間隔を置いて形成された複数の突
出部を有するアクティブ領域と、前記アクティブ領域の
前記突出部上に配設されたコンタクト領域と、前記アク
ティブ領域上に前記突出部と一定間隔を置いて同一方向
に配設された、トランジスタのゲートとを含み、前記ゲ
ートと前記アクティブ領域がオーバーラップするオーバ
ーラップ領域と、前記コンタクト領域の上下方向の位置
関係は、前記コンタクト領域が、前記オーバーラップ領
域の上端より上または下端より下であることを特徴とす
る静電気保護回路を備えた半導体装置である。
【０００５】請求項２に記載の発明は、請求項１に記載
の発明において、前記トランジスタは、静電気保護回路
のデータ入出力用のプルアップ／ダウントランジスタで
あって、該プルアップ／ダウントランジスタは前記アク
ティブ領域に形成されることを特徴とする。請求項３に
記載の発明は、請求項１または２に記載の発明におい
て、前記ゲートと前記コンタクト領域の間隔は、約５μ
m以上であることを特徴とする。請求項４に記載の発明
は、請求項１〜３のいずれかに記載の発明において、前
記コンタクト領域は、前記突出部上に一定間隔を置いて
複数形成されることを特徴とする。請求項５に記載の発
明は、請求項１〜４のいずれかに記載の発明において、
前記複数の突出部は前記アクティブ領域の上端部、下端
部に一定間隔を置いて対称的に形成されたことを特徴と
する。請求項６に記載の発明は、請求項１〜４のいずれ
かに記載の発明において、前記複数の突出部は前記アク
ティブ領域の上端部及び下端部のうちの一方に、一定間
隔を置いて複数形成されたことを特徴とする。
【０００６】請求項７に記載の発明は、半導体基板と、
前記半導体基板上に形成され、静電気保護回路のデータ
入出力用のプルアップ／ダウントランジスタが形成さ
れ、上端部、下端部に一定間隔を置いて対称的に複数の
突出部を有するアクティブ領域と、前記アクティブ領域
の前記突出部上に配設された複数のコンタクト領域と、
前記アクティブ領域上に、前記突出部等の間に前記突出
部と一定間隔を置いて同一方向に配設された複数の、前
記プルアップ／ダウントランジスタのゲートとを含み、
前記ゲートと前記アクティブ領域がオーバーラップする
オーバーラップ領域と、前記コンタクト領域の上下方向
の位置関係は、前記コンタクト領域が、前記オーバーラ
ップ領域の上端より上または下端より下であること特徴
とする静電気保護回路を備えた半導体装置である。請求
項８に記載の発明は、請求項７に記載の発明において、
前記ゲートと前記コンタクト領域の間隔は、約５μｍ以
上であることを特徴とする。
【０００７】請求項９に記載の発明は、半導体基板と、
前記半導体基板上に形成され、静電気保護回路のデータ
入出力用のプルアップ／ダウントランジスタが形成さ
れ、上端部及び下端部のうちの一方に、一定間隔を置い
て複数の突出部を有するアクティブ領域と、前記アクテ
ィブ領域の前記突出部上に配設されたコンタクト領域
と、前記アクティブ領域上に、前記突出部等の間に前記
突出部と一定間隔を置いて同一方向に配設された複数
の、前記プルアップ／ダウントランジスタのゲートとを
含み、前記ゲートと前記アクティブ領域がオーバーラッ
プするオーバーラップ領域と、前記コンタクト領域の上
下方向の位置関係は、前記コンタクト領域が、前記オー
バーラップ領域の上端より上または下端より下であるこ
とを特徴とする静電気保護回路を備えた半導体装置であ
る。請求項１０に記載の発明は、請求項９に記載の発明
において、前記ゲートと前記コンタクト領域の間隔は、
約５μｍ以上であることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明に係る静電気保護回
路を備えた半導体装置を添付の図面を参照して詳細に説
明する。図１は、本発明に係る静電気保護回路の主要部
分を半導体基板に構成したレイアウトを示すものであ
る。本発明に係る静電気保護回路を備えた半導体装置
は、図１に示すように、半導体基板（図示せず）上にデ
ータ入出力用のプルアップ／ダウントランジスタを形成
するためのアクティブ領域１１を形成する。この際、前
記アクティブ領域１１は上端部、下端部に一定間隔をお
いて多数の突出部１１ａを有する形状に形成する。さら
に、前記アクティブ領域１１に形成された多数の突出部
１１ａ上には、一定間隔を置いて多数個のコンタクト領
域１２を形成する。そして、前記アクティブ領域１１上
には多数の、トランジスタのゲート１３が一定間隔を置
いて配設されている。この際、前記多数のゲート１３は
前記突出部１１ａ等の間に一定間隔を置いて同一方向に
配設されている。さらに、アクティブ領域１１のうち、
コンタクト領域１２が配設される前記突出部１１ａは、
前記のような正方形又は矩形にせず、個々の突出部１１
ａごとに長く形成することもできる。尚、前記コンタク
ト領域１２は前記ゲート１３がオーバラップされるアク
ティブ領域から一番離隔された部分に配設する。このよ
うな構成であれば、プルアップ／ダウントランジスタで
パンチスルーが発生しても、コンタクト領域１２とゲー
ト１３の間に十分な距離があるため素子が損傷されたり
破壊されるのを防ぐことができる。
【０００９】一方、本発明の他の実施例を図２を参照し
て説明すれば次の通りである。図２は、本発明の他の実
施例に従う静電気保護回路の主要部分を半導体基板に構
成したレイアウトを示すものである。本発明の他の実施
例による静電気保護回路を備えた半導体装置において、
図２に示すように、半導体基板（図示せず）上に素子の
データ入出力用のプルアップ／ダウントランジスタを形
成するためのアクティブ領域２１を形成する。この際、
前記アクティブ領域２１は上端部及び下端部のいずれか
一方に、一定間隔を置いて多数の突出部２１ａを有する
形状に形成する。さらに、前記アクティブ領域２１に形
成された多数の突出部２１ａ上には一定間隔を置いて一
つ、又は複数のコンタクト領域２２を形成する。そし
て、前記アクティブ領域２１上には多数の、トランジス
タのゲート２３が一定間隔を置いて配設されている。こ
の際、前記多数のゲート２３は前記突出部２１ａ等の間
に一定間隔を置いて同一方向に配設されている。さら
に、アクティブ領域２１のうち、コンタクト領域２２が
配設される前記突出部２１ａは、前記のような正方形又
は矩形にせず、個々の突出部２１ａごとに長く形成する
こともできる。そして、前記コンタクト領域２２はゲー
ト２３がオーバラップされるアクティブ領域から一番離
隔された部分に配設する。このような構成であれば、プ
ルアップ／ダウントランジスタでパンチスルーが発生し
ても、コンタクト領域２２とゲート２３の間に十分な距
離が確保されるため素子が損傷されたり破壊されるのを
防ぐことができる。
【００１０】
【発明の効果】前記で説明したように、本発明に係る静
電気保護回路を備えた半導体装置においては次のような
効果がある。即ち、前記アクティブ領域の上端部、下端
部に突出部を形成してその部分にコンタクト領域を形成
することにより、アクティブ領域にオーバラップされる
ゲートとコンタクト領域の間の間隔を最大限に離隔させ
ることができる。また、アクティブ領域を矩形、又は正
方形の形状の外に、端部をその他の別の形状に変形させ
形成することもできる。従って、本発明に係る静電気保
護回路を備えた半導体装置においては前記のようにアク
ティブ領域の面積を一層低減させることができるため、
静電気保護回路の高集積化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る静電気保護回路の主要部
分を半導体基板に構成したレイアウトを示す図である。
【図２】本発明の他の実施例に係る静電気保護回路の主
要部分を半導体基板に構成したレイアウトを示す図であ
る。
【図３】従来技術による静電気保護回路の主要部分を半
導体基板に構成したレイアウトを示す図である。
【符号の説明】
１１、２１ アクティブ領域 １２、２２ コンタクト領域 １３、２３ ゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 29/772 H01L 29/78

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、上端部および下端部の少
    なくとも一方に、一定間隔を置いて形成された複数の突
    出部を有するアクティブ領域と、 前記アクティブ領域の前記突出部上に配設されたコンタ
    クト領域と、 前記アクティブ領域上に前記突出部と一定間隔を置いて
    同一方向に配設された、トランジスタのゲートとを含
    み、前記ゲートと前記アクティブ領域がオーバーラップする
    オーバーラップ領域と、前記コンタクト領域の上下方向
    の位置関係は、前記コンタクト領域が、前記オーバーラ
    ップ領域の上端より上または下端より下であることを 特
    徴とする静電気保護回路を備えた半導体装置。
  2. 【請求項２】前記トランジスタは、静電気保護回路のデ
    ータ入出力用のプルアップ／ダウントランジスタであっ
    て、該プルアップ／ダウントランジスタは前記アクティ
    ブ領域に形成されることを特徴とする請求項１記載の静
    電気保護回路を備えた半導体装置。
  3. 【請求項３】前記ゲートと前記コンタクト領域の間隔
    は、約５μm以上であることを特徴とする請求項１また
    は２に記載の静電気保護回路を備えた半導体装置。
  4. 【請求項４】前記コンタクト領域は、前記突出部上に一
    定間隔を置いて複数形成されることを特徴とする請求項
    １〜３のいずれかに記載の静電気保護回路を備えた半導
    体装置。
  5. 【請求項５】前記複数の突出部は前記アクティブ領域の
    上端部、下端部に一定間隔を置いて対称的に形成された
    ことを特徴とする請求項１〜４のいずれかに記載の静電
    気保護回路を備えた半導体装置。
  6. 【請求項６】前記複数の突出部は前記アクティブ領域の
    上端部及び下端部のうちの一方に、一定間隔を置いて複
    数形成されたことを特徴とする請求項１〜４のいずれか
    に記載の静電気保護回路を備えた半導体装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板上に形成され、静電気保護回路のデータ
    入出力用のプルアップ／ダウントランジスタが形成さ
    れ、上端部、下端部に一定間隔を置いて対称的に複数の
    突出部を有するアクティブ領域と、 前記アクティブ領域の前記突出部上に配設された複数の
    コンタクト領域と、 前記アクティブ領域上に、前記突出部等の間に前記突出
    部と一定間隔を置いて同一方向に配設された複数の、前
    記プルアップ／ダウントランジスタのゲートとを含み、前記ゲートと前記アクティブ領域がオーバーラップする
    オーバーラップ領域と、前記コンタクト領域の上下方向
    の位置関係は、前記コンタクト領域が、前記オーバーラ
    ップ領域の上端より上または下端より下であること 特徴
    とする静電気保護回路を備えた半導体装置。
  8. 【請求項８】前記ゲートと前記コンタクト領域の間隔
    は、約５μm以上であることを特徴とする請求項７記載
    の静電気保護回路を備えた半導体装置。
  9. 【請求項９】 半導体基板と、 前記半導体基板上に形成され、静電気保護回路のデータ
    入出力用のプルアップ／ダウントランジスタが形成さ
    れ、上端部及び下端部のうちの一方に、一定間隔を置い
    て複数の突出部を有するアクティブ領域と、 前記アクティブ領域の前記突出部上に配設されたコンタ
    クト領域と、 前記アクティブ領域上に、前記突出部等の間に前記突出
    部と一定間隔を置いて同一方向に配設された複数の、前
    記プルアップ／ダウントランジスタのゲートとを含み、前記ゲートと前記アクティブ領域がオーバーラップする
    オーバーラップ領域と、前記コンタクト領域の上下方向
    の位置関係は、前記コンタクト領域が、前記オーバーラ
    ップ領域の上端より上または下端より下であること を特
    徴とする静電気保護回路を備えた半導体装置。
  10. 【請求項１０】前記ゲートと前記コンタクト領域の間隔
    は、約５μm以上であることを特徴とする請求項９記載
    の静電気保護回路を備えた半導体装置。
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