JP2921225B2 - 圧電素子駆動回路 - Google Patents
圧電素子駆動回路Info
- Publication number
- JP2921225B2 JP2921225B2 JP3311005A JP31100591A JP2921225B2 JP 2921225 B2 JP2921225 B2 JP 2921225B2 JP 3311005 A JP3311005 A JP 3311005A JP 31100591 A JP31100591 A JP 31100591A JP 2921225 B2 JP2921225 B2 JP 2921225B2
- Authority
- JP
- Japan
- Prior art keywords
- piezoelectric element
- voltage
- thyristor
- circuit
- inductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は圧電素子駆動回路に係
り、特に圧電セラミックスを用いた圧電素子を駆動する
回路に関する。
り、特に圧電セラミックスを用いた圧電素子を駆動する
回路に関する。
【０００２】
【従来の技術】図９は従来の圧電素子駆動回路の一例の
回路図を示す。同図中、直流電圧源１はＤＣ−ＤＣコン
バータ２を介して電源用コンデンサ３に接続されてい
る。電源用コンデンサ３の一端はチョークコイル４、サ
イリスタ５のアノード、カソード及び圧電素子８を介し
て電源用コンデンサ３の他端に接続されている。圧電素
子８はまたサイリスタ６及びチョークコイル７よりなる
直列回路が並列に接続されている。
回路図を示す。同図中、直流電圧源１はＤＣ−ＤＣコン
バータ２を介して電源用コンデンサ３に接続されてい
る。電源用コンデンサ３の一端はチョークコイル４、サ
イリスタ５のアノード、カソード及び圧電素子８を介し
て電源用コンデンサ３の他端に接続されている。圧電素
子８はまたサイリスタ６及びチョークコイル７よりなる
直列回路が並列に接続されている。
【０００３】この従来の圧電素子駆動回路の作動につい
て説明する。直流電圧源１の出力直流電圧ＶｉはＤＣ−
ＤＣコンバータ２に印加され、ここで高圧Ｖ0 に変換さ
れた後、電源用コンデンサ３に印加され、これを充電す
る。一方、サイリスタ５及び６はゲートに接続された図
示しない点弧回路によってスイッチング制御される構成
とされており、一方がオンのときは他方がオフとされ、
かつ、交互にオンとオフを繰り返すようにスイッチング
制御される。
て説明する。直流電圧源１の出力直流電圧ＶｉはＤＣ−
ＤＣコンバータ２に印加され、ここで高圧Ｖ0 に変換さ
れた後、電源用コンデンサ３に印加され、これを充電す
る。一方、サイリスタ５及び６はゲートに接続された図
示しない点弧回路によってスイッチング制御される構成
とされており、一方がオンのときは他方がオフとされ、
かつ、交互にオンとオフを繰り返すようにスイッチング
制御される。
【０００４】サイリスタ５がオンのときは、電源用コン
デンサ３の充電電荷がチョークコイル４及びサイリスタ
５を通して圧電素子８に印加される。すなわち、サイリ
スタ５がオンの時には図示の向きに電流Ｉ1 が流れ、共
振により容量性負荷である圧電素子８にＶ0 より高い電
圧ＶP が蓄えられる。
デンサ３の充電電荷がチョークコイル４及びサイリスタ
５を通して圧電素子８に印加される。すなわち、サイリ
スタ５がオンの時には図示の向きに電流Ｉ1 が流れ、共
振により容量性負荷である圧電素子８にＶ0 より高い電
圧ＶP が蓄えられる。
【０００５】その後、サイリスタ６がオンとされると、
圧電素子８の充電負荷がサイリスタ６及びチョークコイ
ル７を通して放電される。従って、サイリスタ６がオン
のときは図示の向きに放電電流Ｉ2 がサイリスタ６及び
チョークコイル７に流れ、オーバーシュートにより圧電
素子８の端子電圧ＶP は負電圧まで低下する。
圧電素子８の充電負荷がサイリスタ６及びチョークコイ
ル７を通して放電される。従って、サイリスタ６がオン
のときは図示の向きに放電電流Ｉ2 がサイリスタ６及び
チョークコイル７に流れ、オーバーシュートにより圧電
素子８の端子電圧ＶP は負電圧まで低下する。
【０００６】上記電圧Ｖ0 が３２０Ｖのとき、図１０
（Ｂ）に示す如くサイリスタ５のオンタイミングａのと
きに波高値６Ａの電流Ｉ1 が流れ、また同図（Ｃ）に示
す如くサイリスタ６のオンタイミングｂのときに波高値
６Ａの電流が流れ、これにより圧電素子８の端子電圧Ｖ
P は同図（Ａ）に示す如く正側の波高値が６００Ｖ、負
側の波高値が−２００Ｖのパルス状波形となる。
（Ｂ）に示す如くサイリスタ５のオンタイミングａのと
きに波高値６Ａの電流Ｉ1 が流れ、また同図（Ｃ）に示
す如くサイリスタ６のオンタイミングｂのときに波高値
６Ａの電流が流れ、これにより圧電素子８の端子電圧Ｖ
P は同図（Ａ）に示す如く正側の波高値が６００Ｖ、負
側の波高値が−２００Ｖのパルス状波形となる。
【０００７】ここで、圧電素子８の端子電圧ＶP が−２
００Ｖもの大きな負電圧になると、圧電素子８の伸縮量
が小さくなると共に分極劣化が生じる。従って、圧電素
子８の端子電圧ＶP が大きな負電圧とならないようにし
なければならず、耐久性などを考慮すると端子電圧ＶP
は７００Ｖ〜−１００Ｖ程度が望ましい。
００Ｖもの大きな負電圧になると、圧電素子８の伸縮量
が小さくなると共に分極劣化が生じる。従って、圧電素
子８の端子電圧ＶP が大きな負電圧とならないようにし
なければならず、耐久性などを考慮すると端子電圧ＶP
は７００Ｖ〜−１００Ｖ程度が望ましい。
【０００８】そこで、従来より圧電素子の放電の途中
で、圧電素子の両端を抵抗を介して短絡することによ
り、圧電素子の端子電圧の負電圧を抑制する圧電素子駆
動回路が知られている（実開昭６２−１１７２５０号公
報）。この従来の圧電素子駆動回路は、原理的には図１
１に示す回路と等価である。同図中、図９と同一構成部
分には同一符号を付し、その説明を省略する。
で、圧電素子の両端を抵抗を介して短絡することによ
り、圧電素子の端子電圧の負電圧を抑制する圧電素子駆
動回路が知られている（実開昭６２−１１７２５０号公
報）。この従来の圧電素子駆動回路は、原理的には図１
１に示す回路と等価である。同図中、図９と同一構成部
分には同一符号を付し、その説明を省略する。
【０００９】図１１において、圧電素子８はサイリスタ
６、チョークコイル７及び定電圧負荷９よりなる直列回
路が並列に接続されている。定電圧負荷９は一定電圧Ｖ
L になるとオフとなり、これによって圧電素子８の放電
経路を開路する。すなわち、この従来回路では圧電素子
８の放電時に、圧電素子８の充電電荷がサイリスタ６、
チョークコイル７及び定電圧負荷９を通して放電され、
それに伴い圧電素子８の端子電圧ＶP が低下していき、
かつ、定電圧負荷９の端子電圧も低下して一定電圧ＶL
以下となった時点で圧電素子８の放電経路がオフとな
り、放電が停止され、その結果端子電圧ＶP の低下も抑
制される。
６、チョークコイル７及び定電圧負荷９よりなる直列回
路が並列に接続されている。定電圧負荷９は一定電圧Ｖ
L になるとオフとなり、これによって圧電素子８の放電
経路を開路する。すなわち、この従来回路では圧電素子
８の放電時に、圧電素子８の充電電荷がサイリスタ６、
チョークコイル７及び定電圧負荷９を通して放電され、
それに伴い圧電素子８の端子電圧ＶP が低下していき、
かつ、定電圧負荷９の端子電圧も低下して一定電圧ＶL
以下となった時点で圧電素子８の放電経路がオフとな
り、放電が停止され、その結果端子電圧ＶP の低下も抑
制される。
【００１０】これにより、電圧ＶL を１００Ｖ程度、高
圧電圧Ｖ0 を３５０Ｖ程度とすることにより、圧電素子
８の端子電圧ＶP を７００Ｖ〜−１００Ｖ程度とするこ
とができる。
圧電圧Ｖ0 を３５０Ｖ程度とすることにより、圧電素子
８の端子電圧ＶP を７００Ｖ〜−１００Ｖ程度とするこ
とができる。
【００１１】
【発明が解決しようとする課題】しかるに、上記の従来
の圧電素子駆動回路では、定電圧負荷９内のパワートラ
ンジスタでエネルギーを吸収する回路構成であるため、
パワーの損失が大であり、また極めて大型の大パワーの
パワートランジスタが必要であり、更に定電圧負荷９で
エネルギーの吸収をしているだけなのでエネルギーの無
駄が多い等の問題がある。
の圧電素子駆動回路では、定電圧負荷９内のパワートラ
ンジスタでエネルギーを吸収する回路構成であるため、
パワーの損失が大であり、また極めて大型の大パワーの
パワートランジスタが必要であり、更に定電圧負荷９で
エネルギーの吸収をしているだけなのでエネルギーの無
駄が多い等の問題がある。
【００１２】本発明は上記の点に鑑みてなされたもの
で、簡単な回路構成で圧電素子の端子電圧の負電圧の抑
制ができる圧電素子駆動回路を提供することを目的とす
る。
で、簡単な回路構成で圧電素子の端子電圧の負電圧の抑
制ができる圧電素子駆動回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の圧電素子駆動回路は、直流電圧源からの直
流電圧を圧電素子に印加して圧電素子を充電した後、圧
電素子、第１のスイッチング素子及び第１のインダクタ
ンス素子よりなる閉ループ回路に、第１のスイッチング
素子をオン状態とすることにより圧電素子の充電電荷を
放電する圧電素子駆動回路において、前記圧電素子の両
端間の端子電圧を検出する検出手段と、前記第１のイン
ダクタンス素子に並列に接続された、第２のスイッチン
グ素子及び負荷素子よりなる直列回路とを具備し、前記
検出手段により前記端子電圧が所定値以下となったこと
が検出された時に、検出手段の検出出力により前記第２
のスイッチング素子をオン状態とする。
め、本発明の圧電素子駆動回路は、直流電圧源からの直
流電圧を圧電素子に印加して圧電素子を充電した後、圧
電素子、第１のスイッチング素子及び第１のインダクタ
ンス素子よりなる閉ループ回路に、第１のスイッチング
素子をオン状態とすることにより圧電素子の充電電荷を
放電する圧電素子駆動回路において、前記圧電素子の両
端間の端子電圧を検出する検出手段と、前記第１のイン
ダクタンス素子に並列に接続された、第２のスイッチン
グ素子及び負荷素子よりなる直列回路とを具備し、前記
検出手段により前記端子電圧が所定値以下となったこと
が検出された時に、検出手段の検出出力により前記第２
のスイッチング素子をオン状態とする。
【００１４】また、前記第１のインダクタンス素子と誘
導結合された第２のインダクタンス素子を設け、第２の
インダクタンス素子と前記第２のスイッチング素子とよ
りなる直列回路を、前記直流電圧源に並列接続する。
導結合された第２のインダクタンス素子を設け、第２の
インダクタンス素子と前記第２のスイッチング素子とよ
りなる直列回路を、前記直流電圧源に並列接続する。
【００１５】更に前記第１のインダクタンス素子と誘導
結合された第２のインダクタンス素子とダイオードとよ
りなる直列回路を、前記直流電圧源に並列接続する。
結合された第２のインダクタンス素子とダイオードとよ
りなる直列回路を、前記直流電圧源に並列接続する。
【００１６】
【作用】請求項１及び２記載の発明では、前記検出手段
により前記圧電素子の端子電圧が所定値以下となったこ
とが検出された時は、前記第２のスイッチング素子がオ
ン状態とされるため、上記端子電圧が所定値以下となっ
た後は圧電素子の放電電流は第２のスイッチング素子を
介して流される。また、第２のスイッチング素子は放電
電流を流すために用いられるため、パワートランジスタ
は不要であり、また前記検出手段は前記圧電素子の端子
電圧を検出し、その検出結果に応じてスイッチング信号
を生成する回路であるから、パワートランジスタが不要
な回路構成である。
により前記圧電素子の端子電圧が所定値以下となったこ
とが検出された時は、前記第２のスイッチング素子がオ
ン状態とされるため、上記端子電圧が所定値以下となっ
た後は圧電素子の放電電流は第２のスイッチング素子を
介して流される。また、第２のスイッチング素子は放電
電流を流すために用いられるため、パワートランジスタ
は不要であり、また前記検出手段は前記圧電素子の端子
電圧を検出し、その検出結果に応じてスイッチング信号
を生成する回路であるから、パワートランジスタが不要
な回路構成である。
【００１７】また、請求項３記載の発明では、前記第１
のインダクタンス素子に圧電素子の放電電流が流れるこ
とにより、前記第２のインダクタンス素子にも放電電流
が流れるため、第１のインダクタンス素子側から見たイ
ンダクタンスが減少し、圧電素子の端子電圧の負電圧が
減少する。本発明では圧電素子の端子電圧の検出手段も
不要にすることができる。
のインダクタンス素子に圧電素子の放電電流が流れるこ
とにより、前記第２のインダクタンス素子にも放電電流
が流れるため、第１のインダクタンス素子側から見たイ
ンダクタンスが減少し、圧電素子の端子電圧の負電圧が
減少する。本発明では圧電素子の端子電圧の検出手段も
不要にすることができる。
【００１８】
【実施例】図１は本発明の第１実施例の回路図を示す。
同図中、図９と同一構成部分には同一符号を付し、その
説明を省略する。図１において、サイリスタ１１、抵抗
１２及びサイリスタ制御回路１３が図９の従来回路に付
加されている。サイリスタ１１はカソードがサイリスタ
６のカソードとチョークコイル７の一端との接続点に接
続され、アノードが抵抗１２を介して接地ラインに接続
され、更にゲートとカソードはサイリスタ制御回路１３
に接続されている。圧電素子８は圧電セラミックスを用
いた圧電共振子である。
同図中、図９と同一構成部分には同一符号を付し、その
説明を省略する。図１において、サイリスタ１１、抵抗
１２及びサイリスタ制御回路１３が図９の従来回路に付
加されている。サイリスタ１１はカソードがサイリスタ
６のカソードとチョークコイル７の一端との接続点に接
続され、アノードが抵抗１２を介して接地ラインに接続
され、更にゲートとカソードはサイリスタ制御回路１３
に接続されている。圧電素子８は圧電セラミックスを用
いた圧電共振子である。
【００１９】圧電素子８、第１のスイッチング素子であ
るサイリスタ６及び第１のインダクタンス素子であるチ
ョークコイル７よりなる閉ループ回路に、圧電素子８の
放電電流Ｉ2 が流されるが、この閉ループ回路を構成す
るチョークコイル７に対して、第２のスイッチング素子
であるサイリスタ１１と負荷素子である抵抗１２とより
なる直列回路が並列接続されている。
るサイリスタ６及び第１のインダクタンス素子であるチ
ョークコイル７よりなる閉ループ回路に、圧電素子８の
放電電流Ｉ2 が流されるが、この閉ループ回路を構成す
るチョークコイル７に対して、第２のスイッチング素子
であるサイリスタ１１と負荷素子である抵抗１２とより
なる直列回路が並列接続されている。
【００２０】サイリスタ制御回路１３は圧電素子８の両
端間の端子電圧ＶPを検出し、その検出結果に応じたス
イッチング信号を生成する回路で、例えば図２に示す如
き回路構成とされている。同図において、圧電素子８の
一端は抵抗Ｒ1 を介して演算増幅器２１の反転入力端子
に接続されている。また、圧電素子８の他端は抵抗Ｒ 2
及びＲ3 よりなる抵抗分圧回路を介して演算増幅器２１
の非反転入力端子に接続されている。演算増幅器２１は
帰還抵抗Ｒ4 を有し、抵抗Ｒ1 〜Ｒ3と共に差動増幅器
を構成している。
端間の端子電圧ＶPを検出し、その検出結果に応じたス
イッチング信号を生成する回路で、例えば図２に示す如
き回路構成とされている。同図において、圧電素子８の
一端は抵抗Ｒ1 を介して演算増幅器２１の反転入力端子
に接続されている。また、圧電素子８の他端は抵抗Ｒ 2
及びＲ3 よりなる抵抗分圧回路を介して演算増幅器２１
の非反転入力端子に接続されている。演算増幅器２１は
帰還抵抗Ｒ4 を有し、抵抗Ｒ1 〜Ｒ3と共に差動増幅器
を構成している。
【００２１】演算増幅器２１の出力端子は演算増幅器に
よるコンパレータ２２の反転入力端子に接続されてい
る。このコンパレータ２２の非反転入力端子には、抵抗
Ｒ5 及びＲ6 により抵抗分圧して得られた基準電圧ＶR
が印加されている。コンパレータ２２の出力側には例え
ば単安定マルチバイブレータで構成されたパルス発生回
路２３、公知の構成のサイリスタ点弧回路２４が設けら
れている。サイリスタ点弧回路２４はサイリスタのゲー
ト電流をオン／オフするだけなので、大型のパワートラ
ンジスタは設けられておらず、従ってサイリスタ制御回
路１３全体でも大型のパワートランジスタが不要な構成
である。
よるコンパレータ２２の反転入力端子に接続されてい
る。このコンパレータ２２の非反転入力端子には、抵抗
Ｒ5 及びＲ6 により抵抗分圧して得られた基準電圧ＶR
が印加されている。コンパレータ２２の出力側には例え
ば単安定マルチバイブレータで構成されたパルス発生回
路２３、公知の構成のサイリスタ点弧回路２４が設けら
れている。サイリスタ点弧回路２４はサイリスタのゲー
ト電流をオン／オフするだけなので、大型のパワートラ
ンジスタは設けられておらず、従ってサイリスタ制御回
路１３全体でも大型のパワートランジスタが不要な構成
である。
【００２２】次にこのサイリスタ制御回路１３の作動に
ついて説明する。圧電素子８の端子電圧ＶP は演算増幅
器２１及び抵抗Ｒ1 〜Ｒ4 よりなる差動増幅器により検
出された後コンパレータ２２の反転入力端子に印加さ
れ、ここで基準電圧ＶR とレベル比較される。コンパレ
ータ２２は端子電圧ＶP が基準電圧ＶR より大レベルの
ときにはローレベルの信号を出力し、端子電圧ＶP が基
準電圧ＶR以下のときにはハイレベルの信号を出力す
る。
ついて説明する。圧電素子８の端子電圧ＶP は演算増幅
器２１及び抵抗Ｒ1 〜Ｒ4 よりなる差動増幅器により検
出された後コンパレータ２２の反転入力端子に印加さ
れ、ここで基準電圧ＶR とレベル比較される。コンパレ
ータ２２は端子電圧ＶP が基準電圧ＶR より大レベルの
ときにはローレベルの信号を出力し、端子電圧ＶP が基
準電圧ＶR以下のときにはハイレベルの信号を出力す
る。
【００２３】パルス発生回路２３はコンパレータ２２よ
りハイレベルの信号が入力されたときのみパルスを発生
してサイリスタ点弧回路２４に供給し、サイリスタ点弧
回路２４よりサイリスタ１１へゲート電流を流させて、
サイリスタ１１をオンとする。一方、パルス発生回路２
３はコンパレータ２２よりローレベルの信号が入力され
たときはパルスを発生せず、サイリスタ点弧回路２４よ
りサイリスタ１１へゲート電流を供給しないようにさ
せ、これによりサイリスタ１１をオフとする。従って、
サイリスタ制御回路１３は端子電圧ＶP が基準電圧ＶR
以下のときにのみサイリスタ１１をオンとする。基準電
圧ＶR の値は例えば−１００Ｖとされている。
りハイレベルの信号が入力されたときのみパルスを発生
してサイリスタ点弧回路２４に供給し、サイリスタ点弧
回路２４よりサイリスタ１１へゲート電流を流させて、
サイリスタ１１をオンとする。一方、パルス発生回路２
３はコンパレータ２２よりローレベルの信号が入力され
たときはパルスを発生せず、サイリスタ点弧回路２４よ
りサイリスタ１１へゲート電流を供給しないようにさ
せ、これによりサイリスタ１１をオフとする。従って、
サイリスタ制御回路１３は端子電圧ＶP が基準電圧ＶR
以下のときにのみサイリスタ１１をオンとする。基準電
圧ＶR の値は例えば−１００Ｖとされている。
【００２４】再び図１に戻って説明する。サイリスタ５
及び６のうちサイリスタ５がオンとされる期間は、電源
用コンデンサ３からチョークコイル４及びサイリスタ５
を通して圧電素子８に充電電流Ｉ1 が流れることにより
圧電素子８が充電され、圧電素子８の端子電圧ＶP は６
００Ｖ程度まで上昇する。従って、サイリスタ１１はこ
の期間ずっとオフとされている。
及び６のうちサイリスタ５がオンとされる期間は、電源
用コンデンサ３からチョークコイル４及びサイリスタ５
を通して圧電素子８に充電電流Ｉ1 が流れることにより
圧電素子８が充電され、圧電素子８の端子電圧ＶP は６
００Ｖ程度まで上昇する。従って、サイリスタ１１はこ
の期間ずっとオフとされている。
【００２５】その後、サイリスタ５がオフされ、かつ、
サイリスタ６がオンされると、圧電素子８の充電電荷は
サイリスタ６を通ってチョークコイル７へ放電され、圧
電素子８、サイリスタ６及びチョーク７よりなる閉ルー
プ回路に放電電流Ｉ2 が流れる。上記の放電により圧電
素子８の端子電圧ＶP は６００Ｖ付近から徐々に低下
し、−１００Ｖまで低下するとサイリスタ制御回路１３
がこの−１００Ｖの端子電圧を検出してサイリスタ１１
をオンとする。
サイリスタ６がオンされると、圧電素子８の充電電荷は
サイリスタ６を通ってチョークコイル７へ放電され、圧
電素子８、サイリスタ６及びチョーク７よりなる閉ルー
プ回路に放電電流Ｉ2 が流れる。上記の放電により圧電
素子８の端子電圧ＶP は６００Ｖ付近から徐々に低下
し、−１００Ｖまで低下するとサイリスタ制御回路１３
がこの−１００Ｖの端子電圧を検出してサイリスタ１１
をオンとする。
【００２６】これにより、サイリスタ１１、チョークコ
イル７及び抵抗１２よりなる閉ループ回路に電流Ｉ3 が
流れ始め、エネルギーが抵抗１２により消費される。こ
のため、圧電素子８の端子電圧ＶP の低下は−１００Ｖ
程度までで抑えられ、以後圧電素子８の充電電荷の放電
エネルギーは抵抗１２で消費される。
イル７及び抵抗１２よりなる閉ループ回路に電流Ｉ3 が
流れ始め、エネルギーが抵抗１２により消費される。こ
のため、圧電素子８の端子電圧ＶP の低下は−１００Ｖ
程度までで抑えられ、以後圧電素子８の充電電荷の放電
エネルギーは抵抗１２で消費される。
【００２７】このように、本実施例によれば、エネルギ
ー吸収用に大型のパワートランジスタを用いなくともよ
いので、安価な構成で圧電素子８の端子電圧の低下を所
要値以下に抑えることができる。
ー吸収用に大型のパワートランジスタを用いなくともよ
いので、安価な構成で圧電素子８の端子電圧の低下を所
要値以下に抑えることができる。
【００２８】次に本発明の第２実施例について図３の回
路図と共に説明する。同図中、図１と同一構成部分には
同一符号を付し、その説明を省略する。図３において、
サイリスタ１１及びトランスＴ1 の１次巻線１４の直列
回路がチョークコイル７に並列接続されている。第２の
インダクタンス素子であるトランスＴ1 の２次巻線１５
は整流回路１６を介して直流電圧源１に並列接続されて
いる。チョークコイル７とトランスＴ1 とはコスト的に
大差ないため、少しのコストアップで本実施例は構成で
きる。
路図と共に説明する。同図中、図１と同一構成部分には
同一符号を付し、その説明を省略する。図３において、
サイリスタ１１及びトランスＴ1 の１次巻線１４の直列
回路がチョークコイル７に並列接続されている。第２の
インダクタンス素子であるトランスＴ1 の２次巻線１５
は整流回路１６を介して直流電圧源１に並列接続されて
いる。チョークコイル７とトランスＴ1 とはコスト的に
大差ないため、少しのコストアップで本実施例は構成で
きる。
【００２９】次に本実施例の作動について説明する。サ
イリスタ５をオフ、サイリスタ６をオンとした圧電素子
８の放電期間において、圧電素子８の端子電圧ＶP が−
１００Ｖに低下するまではサイリスタ１１がオフで放電
電流Ｉ2 が流れる。その後圧電素子８の端子電圧ＶP が
−１００Ｖに達すると、サイリスタ制御回路１３により
サイリスタ１１がオンとされ、その結果サイリスタ１
１、チョークコイル７及び１次巻線１４よりなる閉ルー
プ回路に放電電流Ｉ4 が流される。
イリスタ５をオフ、サイリスタ６をオンとした圧電素子
８の放電期間において、圧電素子８の端子電圧ＶP が−
１００Ｖに低下するまではサイリスタ１１がオフで放電
電流Ｉ2 が流れる。その後圧電素子８の端子電圧ＶP が
−１００Ｖに達すると、サイリスタ制御回路１３により
サイリスタ１１がオンとされ、その結果サイリスタ１
１、チョークコイル７及び１次巻線１４よりなる閉ルー
プ回路に放電電流Ｉ4 が流される。
【００３０】この放電電流Ｉ4 の発生によりトランスＴ
1 の２次巻線１５に電圧が誘起され、この電圧は整流回
路１６で直流電圧に変換された後直流電圧源１に印加さ
れる。従って、本実施例によれば、大型のパワートラン
ジスタを用いることなく圧電素子８の端子電圧ＶP の低
下を−１００Ｖ程度で抑えることができる点は第１実施
例と同じであるが、更に本実施例では第１実施例では抵
抗１２により無駄に消費していたエネルギーを、トラン
スＴ1 の２次巻線１５及び整流回路１６を介して直流電
圧源１に戻しているので、発熱が殆どなく効率を大幅に
改善することができる。
1 の２次巻線１５に電圧が誘起され、この電圧は整流回
路１６で直流電圧に変換された後直流電圧源１に印加さ
れる。従って、本実施例によれば、大型のパワートラン
ジスタを用いることなく圧電素子８の端子電圧ＶP の低
下を−１００Ｖ程度で抑えることができる点は第１実施
例と同じであるが、更に本実施例では第１実施例では抵
抗１２により無駄に消費していたエネルギーを、トラン
スＴ1 の２次巻線１５及び整流回路１６を介して直流電
圧源１に戻しているので、発熱が殆どなく効率を大幅に
改善することができる。
【００３１】次に本発明の第３実施例について図４の回
路図と共に説明する。同図中、図１と同一構成部分には
同一符号を付し、その説明を省略する。図４において、
サイリスタ６のカソードはトランスＴ2 の１次巻線１７
を介して接地端子に接続されている。トランスＴ2 の２
次巻線１８の一端はサイリスタ１９のアノード、カソー
ドを介して直流電圧源１の正側端子に接続され、２次巻
線１８の他端は接地端子に接続される。サイリスタ１９
はサイリスタ制御回路１３によってスイッチング制御さ
れる。
路図と共に説明する。同図中、図１と同一構成部分には
同一符号を付し、その説明を省略する。図４において、
サイリスタ６のカソードはトランスＴ2 の１次巻線１７
を介して接地端子に接続されている。トランスＴ2 の２
次巻線１８の一端はサイリスタ１９のアノード、カソー
ドを介して直流電圧源１の正側端子に接続され、２次巻
線１８の他端は接地端子に接続される。サイリスタ１９
はサイリスタ制御回路１３によってスイッチング制御さ
れる。
【００３２】本実施例は図３に示した第２実施例のチョ
ークコイル７とトランスＴ1 とを１つのトランスＴ2 で
構成し、サイリスタ１９で整流回路１６による整流作用
をも行なわせることにより、第２実施例の回路構成をよ
り簡略化したものである。
ークコイル７とトランスＴ1 とを１つのトランスＴ2 で
構成し、サイリスタ１９で整流回路１６による整流作用
をも行なわせることにより、第２実施例の回路構成をよ
り簡略化したものである。
【００３３】本実施例の作動について説明するに、サイ
リスタ５をオフ、サイリスタ６をオンとした圧電素子８
の放電期間において、圧電素子８の端子電圧ＶP が−１
００Ｖに低下するまではサイリスタ１９がオフで、図４
に示す如く圧電素子８、サイリスタ６及びトランスＴ2
の１次巻線１７よりなる閉ループ回路に放電電流Ｉ2 が
流れる。その後、圧電素子８の端子電圧ＶP が−１００
Ｖにまで低下すると、サイリスタ制御回路１３によりサ
イリスタ１９がオンとされる。
リスタ５をオフ、サイリスタ６をオンとした圧電素子８
の放電期間において、圧電素子８の端子電圧ＶP が−１
００Ｖに低下するまではサイリスタ１９がオフで、図４
に示す如く圧電素子８、サイリスタ６及びトランスＴ2
の１次巻線１７よりなる閉ループ回路に放電電流Ｉ2 が
流れる。その後、圧電素子８の端子電圧ＶP が−１００
Ｖにまで低下すると、サイリスタ制御回路１３によりサ
イリスタ１９がオンとされる。
【００３４】その結果、トランスＴ2 の１次巻線１７に
流れる放電電流Ｉ2 によってトランスＴ2 の２次巻線１
８に生じた電圧が、サイリスタ１９により整流された後
直流電圧源１の正側端子に戻される。トランスＴ2 の２
次巻線１８に電流が流れることにより、トランスＴ2 の
１次側インダクタンスが減少するため、圧電素子８に加
わる負電圧が−１００Ｖ程度に抑えられる。
流れる放電電流Ｉ2 によってトランスＴ2 の２次巻線１
８に生じた電圧が、サイリスタ１９により整流された後
直流電圧源１の正側端子に戻される。トランスＴ2 の２
次巻線１８に電流が流れることにより、トランスＴ2 の
１次側インダクタンスが減少するため、圧電素子８に加
わる負電圧が−１００Ｖ程度に抑えられる。
【００３５】このように、本実施例によれば、第２実施
例よりも簡単な回路構成で、圧電素子８の端子電圧ＶP
の低下を−１００Ｖ程度に抑えることができると共に、
エネルギーを直流電源１に戻すことにより効率を大幅に
改善することができる。
例よりも簡単な回路構成で、圧電素子８の端子電圧ＶP
の低下を−１００Ｖ程度に抑えることができると共に、
エネルギーを直流電源１に戻すことにより効率を大幅に
改善することができる。
【００３６】次に本発明の第４実施例について説明す
る。図５は本発明の第４実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５において、サイリスタ６とトランスＴ
3 の１次巻線２１よりなる直列回路が圧電素子８に並列
接続されている。１次巻線２１は前記チョークコイル７
に相当する。トランスＴ3 の２次巻線２２の一端はダイ
オード２３のアノードに接続され、他端は接地端子（直
流電圧源１の負側端子）に接続されている。ダイオード
２３のカソードは直流電圧源１の正側端子に接続されて
いる。トランスＴ3 の１次巻線２１と２次巻線２２との
巻数比は１：Ｎに設定されている。
る。図５は本発明の第４実施例の回路図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５において、サイリスタ６とトランスＴ
3 の１次巻線２１よりなる直列回路が圧電素子８に並列
接続されている。１次巻線２１は前記チョークコイル７
に相当する。トランスＴ3 の２次巻線２２の一端はダイ
オード２３のアノードに接続され、他端は接地端子（直
流電圧源１の負側端子）に接続されている。ダイオード
２３のカソードは直流電圧源１の正側端子に接続されて
いる。トランスＴ3 の１次巻線２１と２次巻線２２との
巻数比は１：Ｎに設定されている。
【００３７】次に本実施例の作動について説明する。サ
イリスタ５をオフ、サイリスタ６をオンとしたときの圧
電素子８の放電期間において、圧電素子８、サイリスタ
６及びトランスＴ3 の１次巻線２１よりなる閉ループ回
路に、放電電流Ｉ2 が流れ、直列共振によって圧電素子
８の端子電圧ＶP は負電圧まで変化する。このとき、上
記放電電流Ｉ2 によってトランスＴ3 の２次巻線２２に
電圧Ｖ3 が誘起される。ここで仮にトランスＴ3 の２次
側がオープンであるものとすると、上記放電電流Ｉ2 は
図６（Ａ）に示す如き波形となり、２次巻線２２に生ず
る電圧Ｖ3 の反転波形（−Ｖ3 ）は同図（Ｂ）に示す如
く、サイリスタ６のオン時刻ｔ1 直後で大きくレベル変
化し、以後時間の経過と共に漸次変化する。
イリスタ５をオフ、サイリスタ６をオンとしたときの圧
電素子８の放電期間において、圧電素子８、サイリスタ
６及びトランスＴ3 の１次巻線２１よりなる閉ループ回
路に、放電電流Ｉ2 が流れ、直列共振によって圧電素子
８の端子電圧ＶP は負電圧まで変化する。このとき、上
記放電電流Ｉ2 によってトランスＴ3 の２次巻線２２に
電圧Ｖ3 が誘起される。ここで仮にトランスＴ3 の２次
側がオープンであるものとすると、上記放電電流Ｉ2 は
図６（Ａ）に示す如き波形となり、２次巻線２２に生ず
る電圧Ｖ3 の反転波形（−Ｖ3 ）は同図（Ｂ）に示す如
く、サイリスタ６のオン時刻ｔ1 直後で大きくレベル変
化し、以後時間の経過と共に漸次変化する。
【００３８】しかして、本実施例では２次巻線２２の一
端はダイオード２３を介して直流電圧源１に接続されて
いるため、サイリスタ６がオンとなった時刻ｔ1 より図
７（Ａ）に示す如き放電電流Ｉ2 が流れ、これによりト
ランスＴ3 の２次巻線２２に発生した電圧Ｖ3 が時刻ｔ
2 で直流電圧源１の電圧Ｖ1 よりも高くなると、ダイオ
ード２３が導電状態となり、ダイオード２３を通じて電
流Ｉ5 が流れる。
端はダイオード２３を介して直流電圧源１に接続されて
いるため、サイリスタ６がオンとなった時刻ｔ1 より図
７（Ａ）に示す如き放電電流Ｉ2 が流れ、これによりト
ランスＴ3 の２次巻線２２に発生した電圧Ｖ3 が時刻ｔ
2 で直流電圧源１の電圧Ｖ1 よりも高くなると、ダイオ
ード２３が導電状態となり、ダイオード２３を通じて電
流Ｉ5 が流れる。
【００３９】従って、２次側電圧Ｖ3 は図７（Ｂ）に示
す如く時刻ｔ2 以降電圧Ｖ1 で振幅制限され、２次側電
流Ｉ5 が図７（Ｄ）に示す如くに生じる。この２次側電
流Ｉ 5 によって直流電圧源１が充電されるが、直流電圧
源１は例えばバッテリであって、過電圧が加わっても定
電圧効果があるため、直流電圧源１の電圧Ｖ1 は図７
（Ｃ）に示す如く殆ど変化しない。
す如く時刻ｔ2 以降電圧Ｖ1 で振幅制限され、２次側電
流Ｉ5 が図７（Ｄ）に示す如くに生じる。この２次側電
流Ｉ 5 によって直流電圧源１が充電されるが、直流電圧
源１は例えばバッテリであって、過電圧が加わっても定
電圧効果があるため、直流電圧源１の電圧Ｖ1 は図７
（Ｃ）に示す如く殆ど変化しない。
【００４０】また、上記の２次側電流Ｉ5 が流れること
により、トランスＴ3 の１次側から見たインダクタンス
が減少するため、圧電素子８に加わる負電圧が減少す
る。この圧電素子８に加わる負電圧は、トランスＴ3 の
１次巻線２１と２次巻線２２との巻線比によって自由に
決定することができる。このため、上記トランスＴ3 の
巻線比を設定することによって、図８（Ａ）に実線で示
す如く、圧電素子８の端子電圧ＶP をサイリスタ６がオ
ンの時刻ｔ10の直後からサイリスタ６がオフとされる時
刻ｔ11までの期間、−１００Ｖにすることができる。
により、トランスＴ3 の１次側から見たインダクタンス
が減少するため、圧電素子８に加わる負電圧が減少す
る。この圧電素子８に加わる負電圧は、トランスＴ3 の
１次巻線２１と２次巻線２２との巻線比によって自由に
決定することができる。このため、上記トランスＴ3 の
巻線比を設定することによって、図８（Ａ）に実線で示
す如く、圧電素子８の端子電圧ＶP をサイリスタ６がオ
ンの時刻ｔ10の直後からサイリスタ６がオフとされる時
刻ｔ11までの期間、−１００Ｖにすることができる。
【００４１】なお、図８（Ａ）中、一点鎖線は圧電素子
８に流れる電流ＩPを示す。また図８（Ｂ）は図９に示
した従来回路の圧電素子８の端子電圧ＶP （実線で示
す）と電流ＩP （一点鎖線で示す）を示し、端子電圧Ｖ
P は−２００Ｖ程度まで低下している。
８に流れる電流ＩPを示す。また図８（Ｂ）は図９に示
した従来回路の圧電素子８の端子電圧ＶP （実線で示
す）と電流ＩP （一点鎖線で示す）を示し、端子電圧Ｖ
P は−２００Ｖ程度まで低下している。
【００４２】本実施例によれば、図９に示した従来回路
に比し、２次巻線２２とダイオード２３の追加のみで構
成できるため、回路構成が簡単かつ安価であり、また圧
電素子８の負電圧を決めるのがトランスＴ3 の巻線比の
みなので温度ドリフト要素がなく、信頼性が高いという
利点がある。
に比し、２次巻線２２とダイオード２３の追加のみで構
成できるため、回路構成が簡単かつ安価であり、また圧
電素子８の負電圧を決めるのがトランスＴ3 の巻線比の
みなので温度ドリフト要素がなく、信頼性が高いという
利点がある。
【００４３】
【発明の効果】上述の如く、請求項１記載の発明によれ
ば、圧電素子の放電電流を圧電素子の端子電圧が所定の
負電圧となった時点で第２のスイッチング素子を介して
流すため、圧電素子の端子電圧の負電圧を所定値に制御
することができ、大型のパワートランジスタが不要なた
め簡単で安価の構成にできる。
ば、圧電素子の放電電流を圧電素子の端子電圧が所定の
負電圧となった時点で第２のスイッチング素子を介して
流すため、圧電素子の端子電圧の負電圧を所定値に制御
することができ、大型のパワートランジスタが不要なた
め簡単で安価の構成にできる。
【００４４】また、請求項２記載の発明によれば、誘導
結合されたインダクタンス素子を用いて直流電圧源にエ
ネルギーを戻すようにしたため、圧電素子の端子電圧を
所定値に設定できると共に、簡単で、かつ、安価な回路
構成により効率を大幅に向上することができ、またエネ
ルギーを無駄にすることなく発熱を殆ど無くすことがで
きる。
結合されたインダクタンス素子を用いて直流電圧源にエ
ネルギーを戻すようにしたため、圧電素子の端子電圧を
所定値に設定できると共に、簡単で、かつ、安価な回路
構成により効率を大幅に向上することができ、またエネ
ルギーを無駄にすることなく発熱を殆ど無くすことがで
きる。
【００４５】更に、請求項３記載の発明によれば、圧電
素子の端子電圧の検出手段を用いることなく、圧電素子
の端子電圧の所定値の抑制と電力の回収とができ、信頼
性を向上することができる等の特長を有するものであ
る。
素子の端子電圧の検出手段を用いることなく、圧電素子
の端子電圧の所定値の抑制と電力の回収とができ、信頼
性を向上することができる等の特長を有するものであ
る。
【図１】本発明の第１実施例の回路図である。
【図２】サイリスタ制御回路の一実施例の構成図であ
る。
る。
【図３】本発明の第２実施例の回路図である。
【図４】本発明の第３実施例の回路図である。
【図５】本発明の第４実施例の回路図である。
【図６】図５の実施例中、トランスの２次側をオープン
としたときの放電電流及びトランス２次電圧波形を示す
図である。
としたときの放電電流及びトランス２次電圧波形を示す
図である。
【図７】図５の実施例の各部の信号波形を示すタイムチ
ャートである。
ャートである。
【図８】図５の実施例と図９の従来回路の圧電素子の端
子電圧等を示す波形図である。
子電圧等を示す波形図である。
【図９】従来回路の一例の回路図である。
【図１０】図９の動作説明用タイムチャートである。
【図１１】従来回路の他の一例の回路図である。
３ 電源用コンデンサ ６ サイリスタ（第１のスイッチング素子） ７ チョークコイル（第１のインダクタンス素子） ８ 圧電素子 １１，１９ サイリスタ（第２のスイッチング素子） １２ 抵抗 １３ サイリスタ制御回路 １４，１７ トランス１次巻線 １５ トランス２次巻線 １８ トランス２次巻線（第２のインダクタンス素子）
Claims (3)
- 【請求項１】 直流電圧源からの直流電圧を圧電素子に
印加して該圧電素子を充電した後、該圧電素子、第１の
スイッチング素子及び第１のインダクタンス素子よりな
る閉ループ回路に、該第１のスイッチング素子をオン状
態とすることにより該圧電素子の充電電荷を放電する圧
電素子駆動回路において、 前記圧電素子の両端間の端子電圧を検出する検出手段
と、 前記第１のインダクタンス素子に並列に接続された、第
２のスイッチング素子及び負荷素子よりなる直列回路と
を具備し、前記検出手段により前記端子電圧が所定値以
下となったことが検出された時に、該検出手段の検出出
力により前記第２のスイッチング素子をオン状態とする
ことを特徴とする圧電素子駆動回路。 - 【請求項２】 前記第１のインダクタンス素子と誘導結
合された第２のインダクタンス素子を設け、該第２のイ
ンダクタンス素子と前記第２のスイッチング素子とより
なる直列回路を、前記直流電圧源に並列接続したことを
特徴とする請求項１記載の圧電素子駆動回路。 - 【請求項３】 直流電圧源からの直流電圧を圧電素子に
印加して該圧電素子を充電した後、該圧電素子、前記第
１のスイッチング素子及び第１のインダクタンス素子よ
りなる閉ループ回路に、該第１のスイッチング素子をオ
ン状態とすることにより該圧電素子の充電電荷を放電す
る圧電素子駆動回路において、 前記第１のインダクタンス素子と誘導結合された第２の
インダクタンス素子とダイオードとよりなる直列回路
を、前記直流電圧源に並列接続したことを特徴とする圧
電素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311005A JP2921225B2 (ja) | 1991-11-26 | 1991-11-26 | 圧電素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311005A JP2921225B2 (ja) | 1991-11-26 | 1991-11-26 | 圧電素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152635A JPH05152635A (ja) | 1993-06-18 |
| JP2921225B2 true JP2921225B2 (ja) | 1999-07-19 |
Family
ID=18011981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311005A Expired - Fee Related JP2921225B2 (ja) | 1991-11-26 | 1991-11-26 | 圧電素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921225B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5188094B2 (ja) | 2007-04-20 | 2013-04-24 | キヤノン株式会社 | 駆動装置、露光装置及びデバイス製造方法 |
| JP4706792B2 (ja) * | 2010-04-01 | 2011-06-22 | コニカミノルタホールディングス株式会社 | 駆動装置 |
| CN102049772B (zh) * | 2010-10-31 | 2012-08-08 | 华南理工大学 | 压电驱动式微型电磁机器人的一体式驱动电源及方法 |
-
1991
- 1991-11-26 JP JP3311005A patent/JP2921225B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152635A (ja) | 1993-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7224590B2 (en) | Forward converter with synchronous rectifier and reverse current control | |
| TWI483524B (zh) | A system and method for adjusting a power conversion system | |
| US6958920B2 (en) | Switching power converter and method of controlling output voltage thereof using predictive sensing of magnetic flux | |
| US5490052A (en) | Switching power supply | |
| CN104980050A (zh) | 用于开关模式电源的系统和方法 | |
| US6606259B2 (en) | Clamped-inductance power converter apparatus with transient current limiting capability and operating methods therefor | |
| US6738266B2 (en) | Switching power supply unit | |
| CN113767558A (zh) | 包括有源非耗散箝位电路以及相应控制器的功率转换器 | |
| JPH09308244A (ja) | スイッチング電源のスナバ回路 | |
| JP3221185B2 (ja) | スイッチング電源装置 | |
| JP2921225B2 (ja) | 圧電素子駆動回路 | |
| US20130163291A1 (en) | Switch circuit, power supply device including the same, and driving method thereof | |
| JP2022056756A (ja) | 電流検出回路、電力変換装置および電力システム | |
| JP2001037219A (ja) | 電源装置及びその制御方法 | |
| JPH1080137A (ja) | スイッチング電源装置 | |
| JP3262112B2 (ja) | 同期整流回路及び電源装置 | |
| JP2563385B2 (ja) | スイッチングレギュレータ装置 | |
| JP3371960B2 (ja) | 直流−直流変換器 | |
| JPH01114366A (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH0357708B2 (ja) | ||
| JPH05176530A (ja) | スイッチング電源回路装置 | |
| JP3349260B2 (ja) | 電源装置 | |
| JP2636330B2 (ja) | スナバ回路 | |
| JP2803150B2 (ja) | スイッチング電源装置 | |
| JPH11136943A (ja) | スイッチング電源 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |