JP2913738B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2913738B2 JP2913738B2 JP6477590A JP6477590A JP2913738B2 JP 2913738 B2 JP2913738 B2 JP 2913738B2 JP 6477590 A JP6477590 A JP 6477590A JP 6477590 A JP6477590 A JP 6477590A JP 2913738 B2 JP2913738 B2 JP 2913738B2
- Authority
- JP
- Japan
- Prior art keywords
- image data
- computer
- data
- gate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Processing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、画像データを出力する画像処理装置に関す
るものである。
るものである。
従来の技術 今般、世の中の流れは情報化時代である。電気・電子
産業に支えられた通信網の発達により、情報といえデー
タが容易に送受信されている。そのなかで、新聞や雑誌
を印刷する場合も例外ではなく、紙という情報媒体こそ
違うが、その裏では読み取り装置によつて入力された画
データや他の地域からの通信による画データ、コンピュ
ータ内で作成された文字等を、コンピュータ内で合成し
て印刷物として使用している。
産業に支えられた通信網の発達により、情報といえデー
タが容易に送受信されている。そのなかで、新聞や雑誌
を印刷する場合も例外ではなく、紙という情報媒体こそ
違うが、その裏では読み取り装置によつて入力された画
データや他の地域からの通信による画データ、コンピュ
ータ内で作成された文字等を、コンピュータ内で合成し
て印刷物として使用している。
発明が解決しようとする課題 しかしながら、上述したコンピュータによる画像合成
は、演算処理でソフトウェアを通して処理しているため
に、かなりの処理時間がかかるという欠点がある。
は、演算処理でソフトウェアを通して処理しているため
に、かなりの処理時間がかかるという欠点がある。
また、上記の欠点を解決するために考案されている装
置は、１回目に送り出した画データと２回目に送り出し
た画データとが同じ解像度（密度）の画像でなければな
らないという欠点がある。
置は、１回目に送り出した画データと２回目に送り出し
た画データとが同じ解像度（密度）の画像でなければな
らないという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
欠点を解消することを可能とした新規な画像処理装置を
提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
欠点を解消することを可能とした新規な画像処理装置を
提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る画像処理装置
は、読み取り装置からのイメージデータ、あるいはコン
ピュータによって作成されたイメージデータを出力する
装置において、該コンピュータ等の外部装置からのデー
タを受ける入力データ受信手段と、該コンピュータ等の
外部装置からのデータを格納する画データ格納手段と、
該コンピュータ等の外部装置からのデータと該格納され
た画データとを重ね合わせる重ね処理手段と、該コンピ
ュータ等の外部装置からのデータと該格納された画デー
タとを重ね合わせるために必要なメモリ（画データ格納
部）の書き込み（ライト）、読み出し（リード）を制御
するためのリード／ライト制御手段とを具備し、前記重
ね処理手段は、前記コンピュータ等の外部装置からの第
１のデータと前記画データ格納手段に格納された第２の
画データとを重ね合わせる際に、第１、第２の両画デー
タの解像度が1:1の場合に前記第２の画データのゲート
を開いて該第２の画データを通す第１のゲート回路と、
前記第１、第２の画データの解像度が1:1以外の場合に
前記第２の画データを上位ビット、下位ビットに分割し
て選択的に該第２の画データのゲートを開いて該第２の
画データを通す第２、第３のゲート回路と、前記第１、
第２、第３のゲート回路を切替制御する切替制御回路と
を備えて構成される。
は、読み取り装置からのイメージデータ、あるいはコン
ピュータによって作成されたイメージデータを出力する
装置において、該コンピュータ等の外部装置からのデー
タを受ける入力データ受信手段と、該コンピュータ等の
外部装置からのデータを格納する画データ格納手段と、
該コンピュータ等の外部装置からのデータと該格納され
た画データとを重ね合わせる重ね処理手段と、該コンピ
ュータ等の外部装置からのデータと該格納された画デー
タとを重ね合わせるために必要なメモリ（画データ格納
部）の書き込み（ライト）、読み出し（リード）を制御
するためのリード／ライト制御手段とを具備し、前記重
ね処理手段は、前記コンピュータ等の外部装置からの第
１のデータと前記画データ格納手段に格納された第２の
画データとを重ね合わせる際に、第１、第２の両画デー
タの解像度が1:1の場合に前記第２の画データのゲート
を開いて該第２の画データを通す第１のゲート回路と、
前記第１、第２の画データの解像度が1:1以外の場合に
前記第２の画データを上位ビット、下位ビットに分割し
て選択的に該第２の画データのゲートを開いて該第２の
画データを通す第２、第３のゲート回路と、前記第１、
第２、第３のゲート回路を切替制御する切替制御回路と
を備えて構成される。
実施例 次に、本発明をその好ましい一実施例について図面を
参照しながら具体的に説明する。
参照しながら具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
第１図を参照するに、端子101からパラレルデータが
入力される。ここでは説明の便宜上8Bitで説明するが、
これ以上の多数Bitでも同様な構成で処理することが出
来る。端子101から入力されたデータは入力バッファ11
を介して重ね処理回路12へ入力されると共に、重ね処理
回路12からデータ線103を介してメモリ14に格納され
る。重ね処理回路12は端子101から入力された画データ
とメモリ14に格納されていた画データとを重ね合わせ、
リード／ライト制御回路13へ出力する。リード／ライト
制御回路13では、メモリ14のリード／ライト及び制御信
号を生成する。リード／ライト制御回路13はまた、メモ
リ14への画データの制御も行う。そして、重ね合わされ
た画データは、出力バッファ15を介して端子108から出
力される。以下に、各回路について説明する。
入力される。ここでは説明の便宜上8Bitで説明するが、
これ以上の多数Bitでも同様な構成で処理することが出
来る。端子101から入力されたデータは入力バッファ11
を介して重ね処理回路12へ入力されると共に、重ね処理
回路12からデータ線103を介してメモリ14に格納され
る。重ね処理回路12は端子101から入力された画データ
とメモリ14に格納されていた画データとを重ね合わせ、
リード／ライト制御回路13へ出力する。リード／ライト
制御回路13では、メモリ14のリード／ライト及び制御信
号を生成する。リード／ライト制御回路13はまた、メモ
リ14への画データの制御も行う。そして、重ね合わされ
た画データは、出力バッファ15を介して端子108から出
力される。以下に、各回路について説明する。
第２図に、第１図に示された重ね処理回路12の具体的
なブロック構成を示す。
なブロック構成を示す。
第２図を参照するに、端子102から外部の画データを
受け、端子104及び109からメモリ14の画データを受け
る。ここで、端子104は上位Bit、端子109は下位Bitとす
る。そして、１回目の画データをメモリ14に格納すると
きには、端子110から重ね合せ“OFF"信号を入力し、端
子104及び109からのメモリ14の画データをストップし
て、端子102からの画データをそのまま端子103へ送りメ
モリ14に格納する。次に、２回目の画データをメモリ14
に格納する際に、端子110を“ON"にし、端子104及び109
からのメモリ14の画データと外部からの２回目の画デー
タとを重ね合せ回路25で重ね合わせて再びメモリ14に格
納する。
受け、端子104及び109からメモリ14の画データを受け
る。ここで、端子104は上位Bit、端子109は下位Bitとす
る。そして、１回目の画データをメモリ14に格納すると
きには、端子110から重ね合せ“OFF"信号を入力し、端
子104及び109からのメモリ14の画データをストップし
て、端子102からの画データをそのまま端子103へ送りメ
モリ14に格納する。次に、２回目の画データをメモリ14
に格納する際に、端子110を“ON"にし、端子104及び109
からのメモリ14の画データと外部からの２回目の画デー
タとを重ね合せ回路25で重ね合わせて再びメモリ14に格
納する。
この重ね合わせにおいて、１回目の画データと２回目
の画データとが同じ解像度（密度）の場合には、そのま
ま重ね合わせればよい。しかし1:2の関係になった場合
には、先に粗い解像度の画データをメモリ14に格納して
おき、２回目の細かい画データを受けたときに、第４図
（ｂ）のようにメモリ14からの出力データを２画素同じ
データにする必要がある。
の画データとが同じ解像度（密度）の場合には、そのま
ま重ね合わせればよい。しかし1:2の関係になった場合
には、先に粗い解像度の画データをメモリ14に格納して
おき、２回目の細かい画データを受けたときに、第４図
（ｂ）のようにメモリ14からの出力データを２画素同じ
データにする必要がある。
具体的には第２図において、メモリ14からの画データ
の出力に22〜24のゲートを設けて、それらのケート22〜
24を制御する切替制御回路21によって、画データの解像
度1:1の場合にはそのまま出力し（ゲート22）、1:2の場
合にはメモリ14からのデータを上位、下位に分け、それ
を細かい画データの１画素単位に切り替えて出力させる
ようにする（ゲート23、24）。そのために、端子110か
ら解像度が1:1か1:2かを識別する信号を、端子111から
は8Bit1パルスのクロックを入力する。
の出力に22〜24のゲートを設けて、それらのケート22〜
24を制御する切替制御回路21によって、画データの解像
度1:1の場合にはそのまま出力し（ゲート22）、1:2の場
合にはメモリ14からのデータを上位、下位に分け、それ
を細かい画データの１画素単位に切り替えて出力させる
ようにする（ゲート23、24）。そのために、端子110か
ら解像度が1:1か1:2かを識別する信号を、端子111から
は8Bit1パルスのクロックを入力する。
なお、ここでは、説明の便宜上1:1及び1:2の比率につ
いて説明しているが、他の比率でも同様な構成で実現で
きる。
いて説明しているが、他の比率でも同様な構成で実現で
きる。
第３図にリード／ライト制御回路13の具体的なブロッ
ク構成を示す。
ク構成を示す。
第３図を参照するに、端子103からは重ね処理回路12
の画データが入力されメモリ14に格納される。またその
格納された画データは、セレクト回路31に出力され、CP
U38の命令によって端子104または端子107へ出力され
る。メモリ14の画データと外部からの画データとを重ね
合わせるときには、端子104から重ね処理回路12へ、重
ね済みの画データを出力するときには端子107から出力
バッファ15へそれぞれ出力する。
の画データが入力されメモリ14に格納される。またその
格納された画データは、セレクト回路31に出力され、CP
U38の命令によって端子104または端子107へ出力され
る。メモリ14の画データと外部からの画データとを重ね
合わせるときには、端子104から重ね処理回路12へ、重
ね済みの画データを出力するときには端子107から出力
バッファ15へそれぞれ出力する。
メモリ14で必要な制御信号は、発振器37によりカウン
タ36を動作させ、必要なタイミング信号をROM35により
発生させてメモリ14に供給する。また、リードおよびラ
イトアドレスは、必要なスタート番地をCPU38よりセッ
トして動作させる。端子112からは、重ね処理回路12で
必要な重ねのON/OFF信号を出力する。
タ36を動作させ、必要なタイミング信号をROM35により
発生させてメモリ14に供給する。また、リードおよびラ
イトアドレスは、必要なスタート番地をCPU38よりセッ
トして動作させる。端子112からは、重ね処理回路12で
必要な重ねのON/OFF信号を出力する。
発明の効果 以上説明したように、本発明によれば、本来コンピュ
ータ上で合成する２枚の画データを、１枚ずつ本装置に
入力することで、高速に重ね合わせて出力させることが
出来、処理時間を大幅に縮小することが出来、また、２
枚の画像データの解像度の比率が異なっていても重ね合
せが出来る効果が得られる。
ータ上で合成する２枚の画データを、１枚ずつ本装置に
入力することで、高速に重ね合わせて出力させることが
出来、処理時間を大幅に縮小することが出来、また、２
枚の画像データの解像度の比率が異なっていても重ね合
せが出来る効果が得られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は重ね処理回路の具体例を示すブロック図、第３図は
リード／ライト制御回路の具体例を示すブロック図、第
４図（ａ）は粗い画素と細い画素の画像を示す図、第４
図（ｂ）は重ね合せの処理方法を説明する図である。 11……入力バッファ、12……重ね処理回路、13……リー
ド／ライト制御回路、14……メモリ、15……出力バッフ
ァ、21……切替制御回路、22〜24……ゲート回路、25…
…重ね合せ回路、31……セレクト回路、33……リードカ
ウンタ、34……ライトカウンタ、35……ROM、36……カ
ウンタ、37……発振器、38……CPU
図は重ね処理回路の具体例を示すブロック図、第３図は
リード／ライト制御回路の具体例を示すブロック図、第
４図（ａ）は粗い画素と細い画素の画像を示す図、第４
図（ｂ）は重ね合せの処理方法を説明する図である。 11……入力バッファ、12……重ね処理回路、13……リー
ド／ライト制御回路、14……メモリ、15……出力バッフ
ァ、21……切替制御回路、22〜24……ゲート回路、25…
…重ね合せ回路、31……セレクト回路、33……リードカ
ウンタ、34……ライトカウンタ、35……ROM、36……カ
ウンタ、37……発振器、38……CPU
Claims (1)
- 【請求項１】読み取り装置からのイメージデータあるい
はコンピュータによって作成されたイメージデータを出
力する装置において、該コンピュータ等の外部装置から
のデータを受ける入力データ受信手段と、前記コンピュ
ータ等の外部装置から前回送出されたデータを格納する
画データ格納手段と、前記コンピュータ等の外部装置か
ら今回送出されたデータと該画データ格納手段に格納さ
れた前回送出された画データとを重ね合わせる重ね処理
手段と、前記コンピュータ等の外部装置からの今回のデ
ータと前記画データ格納手段に格納された前回の画デー
タとを重ね合わせるために必要なメモリ（画データ格納
部）の書き込み（ライト）、読み出し（リード）を制御
するためのリード／ライト制御手段とを備えた画像処理
装置であって、前記重ね処理手段は、前記コンピュータ
等の外部装置からの第１のデータと前記画データ格納手
段に格納された第２の画データとを重ね合わせる際に、
第１、第２の両画データの解像度が1:1の場合に前記第
２の画データのゲートを開いて該第２の画データを通す
第１のゲート回路と、前記第１、第２の画データの解像
度が1:1以外の場合に前記第２の画データを上位ビッ
ト、下位ビットに分割して選択的に該第２の画データの
ゲートを開いて該第２の画データを通す第２、第３のゲ
ート回路と、前記第１、第２、第３のゲート回路を切替
制御する切替制御手段とを有することを特徴とした画像
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6477590A JP2913738B2 (ja) | 1990-03-15 | 1990-03-15 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6477590A JP2913738B2 (ja) | 1990-03-15 | 1990-03-15 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03265074A JPH03265074A (ja) | 1991-11-26 |
| JP2913738B2 true JP2913738B2 (ja) | 1999-06-28 |
Family
ID=13267922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6477590A Expired - Lifetime JP2913738B2 (ja) | 1990-03-15 | 1990-03-15 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913738B2 (ja) |
-
1990
- 1990-03-15 JP JP6477590A patent/JP2913738B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03265074A (ja) | 1991-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62173509A (ja) | 画像表示装置 | |
| JP2913738B2 (ja) | 画像処理装置 | |
| JPH0774924A (ja) | 画像処理装置 | |
| JPH03250268A (ja) | 画像処理装置 | |
| JP2713313B2 (ja) | 画像処理方法および装置 | |
| JP3006764B2 (ja) | 両面印字制御装置 | |
| JPS62173526A (ja) | ペ−ジバツフア制御方式 | |
| JP2803588B2 (ja) | 画像処理装置 | |
| KR0132878B1 (ko) | 다중화면 발생방법 및 그에 적합한 장치 | |
| JPH05128246A (ja) | 画像回転の制御方法 | |
| JPH07319763A (ja) | アドレス変換装置 | |
| JP2589810Y2 (ja) | 画像データ記憶装置 | |
| JP2750786B2 (ja) | 映像処理装置 | |
| JP2956774B2 (ja) | 文字表示装置 | |
| JPH0563959A (ja) | 画像処理方法および装置 | |
| JP3721025B2 (ja) | 画像処理装置 | |
| JPH0255476A (ja) | 画像合成装置 | |
| JP2914400B2 (ja) | 管理情報出力装置 | |
| JPH0683396B2 (ja) | 画像合成装置 | |
| JPH0723191A (ja) | 画像処理装置 | |
| JPH03297286A (ja) | スーパーインポーズ装置 | |
| JPH04281666A (ja) | 画像処理装置 | |
| JP2005321583A (ja) | ディスプレイコントローラ | |
| JPH05207262A (ja) | 画像記録装置 | |
| JPH0715603A (ja) | 画像処理装置 |