JP2910368B2 - パルスレーダ装置 - Google Patents
パルスレーダ装置Info
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- JP2910368B2 JP2910368B2 JP3357892A JP35789291A JP2910368B2 JP 2910368 B2 JP2910368 B2 JP 2910368B2 JP 3357892 A JP3357892 A JP 3357892A JP 35789291 A JP35789291 A JP 35789291A JP 2910368 B2 JP2910368 B2 JP 2910368B2
- Authority
- JP
- Japan
- Prior art keywords
- system clock
- pulse radar
- transmission trigger
- frequency divider
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、パルスレーダ装置に係
り、特にレーダ受信信号をシステムクロックでサンプリ
ングしてディジタル信号処理をするパルスレーダ装置に
関する。
り、特にレーダ受信信号をシステムクロックでサンプリ
ングしてディジタル信号処理をするパルスレーダ装置に
関する。
【０００２】
【従来の技術】レーダ受信信号をシステムクロックでサ
ンプリングしてディジタル信号処理をするパルスレーダ
装置としては、従来、例えば図３に示すものが知られて
いる。図３において、クロック発生器１は装置のタイミ
ング基準となるシステムクロックＣを発生する。このシ
ステムクロックＣは送信系の分周器３と受信系のＡ／Ｄ
変換器８、信号処理器９に与えられる。
ンプリングしてディジタル信号処理をするパルスレーダ
装置としては、従来、例えば図３に示すものが知られて
いる。図３において、クロック発生器１は装置のタイミ
ング基準となるシステムクロックＣを発生する。このシ
ステムクロックＣは送信系の分周器３と受信系のＡ／Ｄ
変換器８、信号処理器９に与えられる。
【０００３】分周器３はシステムクロックＣを分周し所
定周期の送信トリガＴを発生する。送信機４はこの送信
トリガＴのタイミングで送信パルスを発生する。この送
信パルスはサーキュレータ５を介してアンテナ６からパ
ルス状電波として空間に放射される。
定周期の送信トリガＴを発生する。送信機４はこの送信
トリガＴのタイミングで送信パルスを発生する。この送
信パルスはサーキュレータ５を介してアンテナ６からパ
ルス状電波として空間に放射される。
【０００４】一方、空間の目標物で反射した信号はアン
テナ６で受信され、サーキュレータ５を介して受信機７
に入力し、ここで検波されビデオ信号となりＡ／Ｄ変換
器８に入力する。Ａ／Ｄ変換器８は入力した受信ビデオ
信号をシステムクロックＣでサンプリングしてディジタ
ル化する。このディジタル信号は信号処理器９にてシス
テムクロックＣに従ったディジタル信号処理に付され、
その処理結果が指示器１０に表示される。
テナ６で受信され、サーキュレータ５を介して受信機７
に入力し、ここで検波されビデオ信号となりＡ／Ｄ変換
器８に入力する。Ａ／Ｄ変換器８は入力した受信ビデオ
信号をシステムクロックＣでサンプリングしてディジタ
ル化する。このディジタル信号は信号処理器９にてシス
テムクロックＣに従ったディジタル信号処理に付され、
その処理結果が指示器１０に表示される。
【０００５】
【発明が解決しようとする課題】ところで、受信ビデオ
信号は任意の距離位置からの信号であるので、そのタイ
ミングはＡ／Ｄ変換器８のサンプルパルス（システムク
ロックＣ）と同期している場合と非同期の場合とがあ
る。従って、受信ビデオ信号をＡ／Ｄ変換器８でディジ
タル化する場合、受信ビデオ信号がサンプルパルスと同
期しているときは、図４（ａ）に示すように、受信ビデ
オ信号のピーク値をサンプルするので、ロスはないが、
非同期の場合には、図４（ｂ）に示すように、受信ビデ
オ信号のピーク値をサンプルできないので、大きなロス
を生ずる。このようなロスは、ターゲットのスラントレ
ンジが、ｃτ／２（ｃは光速、τはパルス幅）となる度
に生ずる。従って、このロスが生ずるレンジはブライン
ド・レンジと称される。
信号は任意の距離位置からの信号であるので、そのタイ
ミングはＡ／Ｄ変換器８のサンプルパルス（システムク
ロックＣ）と同期している場合と非同期の場合とがあ
る。従って、受信ビデオ信号をＡ／Ｄ変換器８でディジ
タル化する場合、受信ビデオ信号がサンプルパルスと同
期しているときは、図４（ａ）に示すように、受信ビデ
オ信号のピーク値をサンプルするので、ロスはないが、
非同期の場合には、図４（ｂ）に示すように、受信ビデ
オ信号のピーク値をサンプルできないので、大きなロス
を生ずる。このようなロスは、ターゲットのスラントレ
ンジが、ｃτ／２（ｃは光速、τはパルス幅）となる度
に生ずる。従って、このロスが生ずるレンジはブライン
ド・レンジと称される。
【０００６】そうすると、従来のパルスレーダ装置で
は、送信トリガＴは、システムクロックＣを分周して発
生しＡ／Ｄ変換器８のサンプルパルスと完全に同期して
いるので、一度ブラインド・レンジに入ったターゲット
は、スピードや飛行方向を変更しない限りそのブライン
ド・レンジに留まることとなり、サンプリングロスを生
じレーダの運用上支障をきたすという問題がある。
は、送信トリガＴは、システムクロックＣを分周して発
生しＡ／Ｄ変換器８のサンプルパルスと完全に同期して
いるので、一度ブラインド・レンジに入ったターゲット
は、スピードや飛行方向を変更しない限りそのブライン
ド・レンジに留まることとなり、サンプリングロスを生
じレーダの運用上支障をきたすという問題がある。
【０００７】本発明の目的は、ターゲットがブラインド
・レンジに長時間留まるのを防止しサンプリングロスの
発生を抑制できるパルスレーダ装置を提供することにあ
る。
・レンジに長時間留まるのを防止しサンプリングロスの
発生を抑制できるパルスレーダ装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明のパルスレーダ装置は次の如き構成を有す
る。即ち、本発明のパルスレーダ装置は、システムクロ
ックを分周器で分周して形成した送信トリガに応答して
パルス状電波を送信し、レーダ受信信号をシステムクロ
ックでサンプリングしてディジタル信号処理をするパル
スレーダ装置において； 前記システムクロックをその
クロック周期の半周期以内の期間だけ遅延させる機能を
有し、前記送信トリガの繰り返し周期毎に遅延動作と非
遅延動作とを交互に行いそれを前記分周器の入力システ
ムクロックとして出力する遅延回路；を設けたことを特
徴とするものである。
に、本発明のパルスレーダ装置は次の如き構成を有す
る。即ち、本発明のパルスレーダ装置は、システムクロ
ックを分周器で分周して形成した送信トリガに応答して
パルス状電波を送信し、レーダ受信信号をシステムクロ
ックでサンプリングしてディジタル信号処理をするパル
スレーダ装置において； 前記システムクロックをその
クロック周期の半周期以内の期間だけ遅延させる機能を
有し、前記送信トリガの繰り返し周期毎に遅延動作と非
遅延動作とを交互に行いそれを前記分周器の入力システ
ムクロックとして出力する遅延回路；を設けたことを特
徴とするものである。
【０００９】
【作用】次に、前記の如く構成される本発明のパルスレ
ーダ装置の作用を説明する。本発明では、送信トリガの
発生間隔がその繰り返し周期毎にシステムクロックのク
ロック周期の半周期以内の期間だけ交互するように遅延
動作と非遅延動作を行う遅延回路を設けてある。従っ
て、送信間隔とＡ／Ｄ変換器のサンプル周期とは送信繰
り返し周期毎に非同期化することになる。
ーダ装置の作用を説明する。本発明では、送信トリガの
発生間隔がその繰り返し周期毎にシステムクロックのク
ロック周期の半周期以内の期間だけ交互するように遅延
動作と非遅延動作を行う遅延回路を設けてある。従っ
て、送信間隔とＡ／Ｄ変換器のサンプル周期とは送信繰
り返し周期毎に非同期化することになる。
【００１０】その結果、ブラインド・レンジに入ったタ
ーゲットがそこに長時間留まるのを防止でき、サンプリ
ングロスの発生を抑制できることになる。
ーゲットがそこに長時間留まるのを防止でき、サンプリ
ングロスの発生を抑制できることになる。
【００１１】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例に係るパルスレーダ装置を示す。この
パルスレーダ装置は、従来装置（図３）において、クロ
ック発生器１と分周器３間に遅延回路２を介在させたも
のである。
本発明の一実施例に係るパルスレーダ装置を示す。この
パルスレーダ装置は、従来装置（図３）において、クロ
ック発生器１と分周器３間に遅延回路２を介在させたも
のである。
【００１２】遅延回路２は、クロック発生器１が出力す
るシステムクロックＣをそのクロック周期の半周期以内
の所定時間ΔＴだけ遅延させる機能を有するが、分周器
３の出力たる送信トリガＴに応答して、つまり送信トリ
ガＴの繰り返し周期毎（従って送信周期毎）に、ΔＴの
遅延動作と遅延なしで出力する動作とを交互に行う。遅
延回路２の出力は分周器３に与えられる。
るシステムクロックＣをそのクロック周期の半周期以内
の所定時間ΔＴだけ遅延させる機能を有するが、分周器
３の出力たる送信トリガＴに応答して、つまり送信トリ
ガＴの繰り返し周期毎（従って送信周期毎）に、ΔＴの
遅延動作と遅延なしで出力する動作とを交互に行う。遅
延回路２の出力は分周器３に与えられる。
【００１３】以上の構成において、送信トリガＴは当初
はシステムクロックＣに同期して発生する。例えば第１
回目の送信トリガＴがシステムクロックＣ（図２（ａ))
の立ち上がりに同期して発生したとすると（図２（ｃ）
左端）、発生した送信トリガＴは遅延回路２にも入力さ
れるので、遅延回路２が作動しシステムクロックＣにΔ
Ｔなる遅延時間を与え、ΔＴだけ遅延したシステムクロ
ックＣ′（図２（ｂ))が分周器３に入力する。
はシステムクロックＣに同期して発生する。例えば第１
回目の送信トリガＴがシステムクロックＣ（図２（ａ))
の立ち上がりに同期して発生したとすると（図２（ｃ）
左端）、発生した送信トリガＴは遅延回路２にも入力さ
れるので、遅延回路２が作動しシステムクロックＣにΔ
Ｔなる遅延時間を与え、ΔＴだけ遅延したシステムクロ
ックＣ′（図２（ｂ))が分周器３に入力する。
【００１４】そうすると、分周器３では、今度は送信ト
リガＴをシステムクロックＣ′に同期して発生するが
（図２（ｃ）右端）、発生した送信トリガＴ′は遅延回
路２にも入力するので、遅延回路２は今度はΔＴなる遅
延操作をしないでシステムクロックＣをそのまま分周器
３に与える。以上の動作が繰り返し行われる結果、送信
トリガＴはシステムクロックＣに対し非同期の如く振る
舞う。
リガＴをシステムクロックＣ′に同期して発生するが
（図２（ｃ）右端）、発生した送信トリガＴ′は遅延回
路２にも入力するので、遅延回路２は今度はΔＴなる遅
延操作をしないでシステムクロックＣをそのまま分周器
３に与える。以上の動作が繰り返し行われる結果、送信
トリガＴはシステムクロックＣに対し非同期の如く振る
舞う。
【００１５】
【発明の効果】以上説明したように、本発明のパルスレ
ーダ装置によれば、送信トリガの発生間隔がその繰り返
し周期毎にシステムクロックのクロック周期の半周期以
内の期間だけ交互するように遅延動作と非遅延動作を行
う遅延回路を設けたので、送信間隔とＡ／Ｄ変換器のサ
ンプル周期とを送信繰り返し周期毎に非同期化できる。
従って、ブラインド・レンジに入ったターゲットがそこ
に長時間留まるのを防止でき、サンプリングロスの発生
を抑制できる効果がある。
ーダ装置によれば、送信トリガの発生間隔がその繰り返
し周期毎にシステムクロックのクロック周期の半周期以
内の期間だけ交互するように遅延動作と非遅延動作を行
う遅延回路を設けたので、送信間隔とＡ／Ｄ変換器のサ
ンプル周期とを送信繰り返し周期毎に非同期化できる。
従って、ブラインド・レンジに入ったターゲットがそこ
に長時間留まるのを防止でき、サンプリングロスの発生
を抑制できる効果がある。
【図１】本発明の一実施例に係るパルスレーダ装置の構
成ブロック図である。
成ブロック図である。
【図２】遅延回路の動作を説明するタイムチャートであ
る。
る。
【図３】従来のレーダ装置の構成ブロック図である。
【図４】サンプリングロスの発生態様を説明するタイム
チャートである。
チャートである。
１ クロック発生器 ２ 遅延回路 ３ 分周器 ４ 送信機 ５ サーキュレータ ６ アンテナ ７ 受信機 ８ Ａ／Ｄ変換器 ９ 信号処理器 １０ 指示器
Claims (1)
- 【請求項１】 システムクロックを分周器で分周して形
成した送信トリガに応答してパルス状電波を送信し、レ
ーダ受信信号をシステムクロックでサンプリングしてデ
ィジタル信号処理をするパルスレーダ装置において；
前記システムクロックをそのクロック周期の半周期以内
の期間だけ遅延させる機能を有し、前記送信トリガの繰
り返し周期毎に遅延動作と非遅延動作とを交互に行いそ
れを前記分周器の入力システムクロックとして出力する
遅延回路； を設けたことを特徴とするパルスレーダ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357892A JP2910368B2 (ja) | 1991-12-26 | 1991-12-26 | パルスレーダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357892A JP2910368B2 (ja) | 1991-12-26 | 1991-12-26 | パルスレーダ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05180930A JPH05180930A (ja) | 1993-07-23 |
| JP2910368B2 true JP2910368B2 (ja) | 1999-06-23 |
Family
ID=18456475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3357892A Expired - Lifetime JP2910368B2 (ja) | 1991-12-26 | 1991-12-26 | パルスレーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910368B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012035743A1 (ja) * | 2010-09-14 | 2012-03-22 | パナソニック株式会社 | レーダ装置 |
-
1991
- 1991-12-26 JP JP3357892A patent/JP2910368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05180930A (ja) | 1993-07-23 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
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