JP2907104B2

JP2907104B2 - 時間ダイバーシティ通信方法及び通信装置

Info

Publication number: JP2907104B2
Application number: JP8071906A
Authority: JP
Inventors: 俊哉轟
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1999-06-21
Anticipated expiration: 2016-03-27
Also published as: JPH09261209A; US5850419A; DE19713059A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時間ダイバーシティ
通信方式、特に、シャドーイングその他の原因によりデ
ータ系列の欠落や誤りが発生するデジタル移動通信にお
いて、伝送特性の改善を図るために用いるダイバーシテ
ィ通信方法およびその装置に関する。

【０００２】

【従来の技術】ダイバーシティ通信方法は、互いに受信
信号レベルの変動の相関が低い複数の通信路を設定し、
これらの出力を選択あるいは合成することにより、伝送
特性の改善を図る通信方式である。従来の時間ダイバー
シティ通信方式の一例が特公昭６３−３７５４０号公報
に記載されている。図９はこの公報に記載されている時
間ダイバーシティ通信方式の概要を示すブロック図であ
る。また、図１０は、送受信信号の時間割当てを示した
図である。データ系列９０を｛ａ_i｝（_iは整数）、符
号器４１の出力データ系列９１を｛ｂ_j｝（_jは整
数）、受信装置から出力される受信データ系列９２を
｛ｃ_i｝と表現する。｛ａ_i｝はクロック周波数ｆｏの
データ系列であり、｛ｂ_j｝のクロック周波数２ｆo で
ある。｛ａ_i｝は次のように｛ｂ_j｝へ符号化される。
｛ｂ_j｝の偶数タイムスロット｛ｂ_2j｝には、そのとき
入力されているデータ｛ａ_i｝がそのまま割当られる。
即ちｂ_2i＝ａ_iとする。一方、｛ｂ_j｝の奇数タイムス
ロット｛ｂ_2i-1｝にはｎビット遅延データ｛ａ_i-n｝が
割当てられる。即ちｂ_2i-1＝ａ_i-nとする。以上のよう
にａ₁はｂ₂及びｂ_2n+1のｎビット間隔を置いた２つの
タイムスロットに割当て挿入され、ｂ_2n+1の両隣り
ｂ_2n，ｂ_2n+2にはそれぞれａ_n，ａ_n+1が割当てられ、
遅延なしと遅延ありのデータが交互に送信される（以
後、「インターレース信号」と称する）。

【０００３】ここで、前記図９の従来技術を説明する。
入力端子４０から入力された送信信号は符号器４１で符
号化された後、変調器４２でＰＳＫ等の変調を受け、電
力増幅器４３で所要送信電力まで増幅され、送信アンテ
ナ４４から送出される。受信アンテナ４５で受信された
電波は受信機４６で検波され展開回路４８及びクロック
再生回路４７に入力される。展開回路４８では、インタ
ーレース信号から各タイムスロットに割当てられたＮ個
のデータを取り出し、合成回路４９に出力する。合成回
路４９は、各タイムスロットにおける受信レベルに応じ
た合成係数を合成制御回路５０から受け取り、２個のデ
ータを合成し合成信号を出力する。合成信号は識別判定
回路５１で識別判定され、復調信号を出力端子５２に出
力する。

【０００４】図１１は符号器４１の一構成例である。入
力端子６０から入力された送信データ｛ａ_i｝は、ｎビ
ットシフトレジスタ６１を通したものと、そのままのデ
ータがセレクタ６２へ入力される。シフトレジスタ６１
はクロック周波数ｆｏでシフトされ、セレクタ６２は２
ｆｏで入力信号を順次切り替え、インターレース信号
｛ｂ_j｝として出力端子６４から送出される。なお、送
信データと高速クロックの同期をとるために、２分周回
路６３において入力端子６５から入力されるクロック周
波数２ｆｏを２分周し、送信クロックｆｏを出力端子６
６に出力している。

【０００５】図１２は、図９の展開回路４８、合成回路
４９、合成制御回路５０の構成例である。受信機４６か
ら入力端子７９に入力された受信レベルを示す受信レベ
ル信号はデータのｎビット分に相当する遅延時間をもつ
遅延回路７６により、前記インターレース信号に対応す
る２個の受信レベル信号として合成制御信号発生回路７
５に加えられる。合成制御信号発生回路７５は予め定め
られたアルコリズムに従って受信レベルに応じた合成係
数を求め、合成制御信号８１として合成回路４９に出力
する。一方、受信機検波出力は受信信号入力端子７８か
ら入力され、該信号とｎビットシフトレジスタ７１を介
して遅延した信号が２個の入力端子を持つ組合せ検出回
路７２及び合成回路４９に加えられる。

【０００６】組合せ検出回路７２では、偶数、奇数のタ
イムスロットの組合せのうち、正しい組合せを検出し、
このタイミングを示すリセット信号を発生し、再生クロ
ック２ｆｏを１／２に分周する２分周回路７４に出力す
る。２分周回路７４はこのリセットタイミングを用いて
入力端子７０から入力された再生クロック２ｆｏを２分
周し、合成回路出力信号に同期した受信クロック８２を
合成回路４９及び出力端子７７に出力する。合成回路４
９は受信クロックタイミングにおいて、２個の受信信号
を合成制御信号８１に基づき合成して、合成回路出力信
号８３を出力端子８０に出力する。上記の説明から分か
るように、この図の回路は２個のタイムスロットにおい
てインターレース送信された信号を各々の受信レベルに
応じて合成するので、合成出力信号は合成する前のいず
れの信号よりも低い符号誤り率を持つことが期待でき
る。

【０００７】

【発明が解決しようとする課題】上述した時間ダイバー
シティ通信方式は、受信機からの受信状態を受信レベル
により判断するもので、受信レベルの高い方の復調デー
タを活用し、受信データの合成を行うものであるが、受
信データの正誤は必ずしも受信レベルのみで決定される
ものではなく、最大受信レベルのデータを選択したとし
ても良好な通信を実現し得るとは限らない。また、障害
物で電波が遮断された等の原因により、クロック再生回
路のクロック同期が外れビットずれを生じ再同期するま
での間、復合データのその後の処理の安定性に問題が生
じていた。さらに、受信装置の非同期状態から同期状態
への復帰までの間、復号データの欠落が生じてしまうと
いう問題もあった。

【０００８】本発明は、受信復号データの有効性を常に
判定監視することでインターレース信号から分離した遅
延ありと遅延なしのデータの正しい方のデータを選択し
得る信頼性の高いダイバーシティ通信を可能とする時間
ダイバーシティ通信方法及びその装置を提供することを
目的とするものである。また、本発明はインターレース
信号から分離した前記データの一致率により同期状態を
監視し非同期時に速やかに同期状態に引き込みを行い、
また同期状態においても同期はずれを常に監視する時間
ダイバーシティ通信方法及びその装置を提供することを
目的とするものである。更に、本発明とシャドーイング
等による電波の瞬断、その他の原因によりクロック同期
がはずれビットずれが生じてもこれを吸収でき、また、
データの瞬断やデータの不正があっても復号データに欠
落を発生させることが少なく、更に、正しいデータへの
切替までに不正なデータの発生を防止できる時間ダイバ
ーシティ通信方法及びその装置を提供することを目的と
するものである。

【０００９】

【課題を解決するための手段】本発明の時間ダイバーシ
ティ通信方法は、送信側において、入力デジタル信号を
ｎビット単位で現デジタル信号と過去のデジタル信号と
をインターレース信号に符号化し、さらにユニークワー
ドを付加した後、インターリーブを施して送信し、受信
側においては、復調信号の前記ユニークワードに基づき
デインターリーブした後、前記インターレースデジタル
信号をｍ（ｍ＜ｎ）ビット単位でビット列の有効性を判
定し、その判定結果に基づき有効ビットを選択して受信
デジタル信号を出力することを特徴としている。

【００１０】また、本発明の時間ダイバーシティ通信装
置は、前記時間ダイバーシティ通信方法を用いる通信装
置であって、入力デジタル信号をｎビット単位で現デジ
タル信号と過去のデジタル信号とをインターレース信号
に符号化する手段と、前記インターレース信号に、ｍビ
ット単位でｋ個の冗長ビットを付加し、かつ（ｍ＋ｋ）
×ｊビットのブロック単位でユニークワードを付加する
手段と、さらに（ｍ＋ｋ）×ｊビット単位でインターリ
ーブを施こす手段とを備える送信装置と、受信した復調
信号の前記ユニークワードを検出する手段と、（ｍ＋
ｋ）×ｊビット単位でデインターリーブを施す手段と、
前記冗長ビットを利用して前記インターレース信号の有
効性を判定する手段とを備える受信装置とで構成される
ことを特徴とする。

【００１１】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の時間ダイバーシティ
通信方式の一実施形態のブロック構成図である。本発明
における送受信信号の時間割当てとして従来例のものと
同様のものを例として説明する。即ち、送信の符号化に
ついて、図１０に示したように入力データ系列９０を
｛ａ_i｝（_iは整数）、符号器４１の出力データ系列９
１を｛ｂ_j｝（_jは整数）、受信装置から出力されるデ
ータ系列９２を｛ｃ_i｝し、｛ａ_i｝はクロック周波数
ｆｏのデータ系列であり、｛ｂ_i｝のクロック周波数は
２ｆｏとする。｛ｂ_j｝の偶数タイムスロット｛ｂ_2j｝
には、そのとき入力されているデータ｛ａ_i｝がそのま
ま割当てられる。すなわちｂ_2i＝ａ_iとする。一方、
｛ｂ_j｝の奇数タイムスロット｛ｂ_2i-1｝にはｎビット
遅延データ｛ａ_i-n｝が割当てられる。即ちｂ_2i-1＝ａ
_i-nとする。以上のようにａ₁はｂ₂及びｂ_2n+1のタイ
ムスロットに割当てられ、ｂ_2n+1の両隣りｂ_2n，ｂ_2n+2
にはそれぞれａ_n，ａ_n+1が割当てられ、遅延なしと遅
延ありのデータが交互に送信される。このような符号化
のための符号器４１の構成は図１１に示したものが利用
できる。

【００１２】まず、図１の送信側の構成および動作につ
いて説明する。入力端子１０から入力された送信信号は
発振器２３の発振信号に基づいて符号器４１で符号化さ
れた後、伝送路符号器１１に入力される。伝送路符号器
１１においては、図５（ａ）に示すように前記インター
レース信号｛ｂ_j｝をｍビット毎に分割し、ｍビット毎
に冗長ビット｛ｐ_i｝をｋ個付加していくような符号化
が行われ、インターリーバ２６に入力される。（ｍ＋
ｋ）個のブロックにおいて、最初のビットは遅延なし
で、遅延なしとありの組が（ｍ＋ｋ）個の中に整数個納
まるように符号化される。インターリーバ２６において
は、図５（ｂ）に示すように、伝送路符号器で符号化さ
れた（ｍ＋ｋ）個の符号語をｊ個並べ、ビット列が並べ
替えられ、図５（ｃ）に示すように、インターリーブの
ブロック単位にユニークワード（ＵＷ）を付加した系列
が出力される。インターリーバ２６の出力は変調器１２
でＰＳＫ等の変調を受け、電力増幅器４３で所要送信電
力にまで増幅され、送信アンテナ４４から送出される。

【００１３】次に、受信側の構成および動作について説
明する。受信アンテナ４５で受信された変調波は低雑音
増幅器１３で増幅され復調器１４で復調される。復調器
１４にて、再生されたクロックｋ₂ｆｏは、復調データ
系列をバッファ１６に格納するのに使用される。発振器
２２の発振周波数２ｆｏ′によりＰＬＬ回路１１３で生
成されたクロックｋ₂ｆｏ′でバッファ１６に格納され
たデータを読み出し、デインタリーバ１７に出力され
る。デインタリーブを正しく行うために、バッファ１６
から読み出されたデータ列の（ｍ＋ｋ）×ｊ個毎に付加
されたユニークワードをＵＷ検出器１１１で検出してい
る。さらにＵＷ検出器１１１は、ユニークワードを連続
ｒ回（ｒ＝≧２）検出することでユニークワード同期確
立と見なし、同期確立後ユニークワードが連続ｓ回（ｓ
≧２）検出できない時にユニークワード非同期と見なす
機能を有している。そこでＵＷ検出器１１１でユニーク
ワード同期と判定されると周期毎に出力されるＵＷ位置
パルス信号１とＵＷ同期信号は位相制御回路１１２に出
力される。

【００１４】図２は位相制御回路１１２の内部構成を示
す図である。ＵＷ周期カウンタ１２４は、リセット信号
１が入力されない限り、ユニークワード周期でカウント
動作を行い、ＵＷ位置パルス信号２を出力する。ＵＷ同
期信号がユニークワード非同期となると、位相同期判定
回路１２５は、ＵＷ位置パルス信号１とＵＷ位置パルス
信号２にずれが生じたと確認し、次にユニークワード同
期が確立するまで待機し、位相同期信号が“非同期”で
あることを知らせる。しばらくして、ユニークワード同
期が確立すると、位相差測定器１２６は、図６に示すよ
うに、ＵＷ位置パルス信号２を基準として、ＵＷ位置パ
ルス信号１がどの位進んでいるか又は遅れているかを測
定し、小さい値を出力する（図６（ａ）では位相差１の
値を出力する）。位相差測定器１２６が位相情報を出力
すると同時に、位相同期判定回路１２５はユニークワー
ド非同期からユニークワード同期となり、かつ位相同期
信号が“非同期”であるときの１回に限りロード信号を
出力する。

【００１５】図３はバッファ１６の内部構成を示す図で
ある。復調器１４からの受信復調信号を書き込みアドレ
スカウンタ１２０により再生クロックでメモリ１２１に
格納する。また、位相制御回路１１２から出力された位
相情報とロード信号はバッファ１６に入力される。読み
出しアドレスカウンタ１２２の現在のアドレス値と位相
情報が加算器１２３で加えられ、演算結果がロード信号
により読み出しアドレスカウンタ１２２に格納される。
この操作により、ユニークワード同期は、いったんユニ
ークワード非同期となり、再びユニークワード同期とな
る。位相同期判定回路１２５は、ＵＷ位置パルス信号１
がＵＷ位置パルス信号２と一致することを確認し（図６
（ｂ）の状態）、位相同期信号が同期であることを知ら
せる。

【００１６】デインターリーバ１７は、ＵＷ位置パルス
信号２に基づいて、インターリーブと逆の操作が施され
図５（ａ）に示す系列を得る。伝送路符号器１５は、デ
インターリーバ１７の出力データ列について、前記冗長
ビットを用いた誤り訂正を行って復号データを出力する
と共に、誤り訂正処理過程で、図５（ｄ）に示すように
ｍビット毎にそのデータが正しいデータかどうかを判定
した有効・無効の判定信号（以下、有効ゲート信号とい
う。）を出力する。尚、デインターリーバ１７からの出
力データ列の（ｍ＋ｋ）個毎の切り分けは、ＵＷ位置パ
ルス信号２のタイミングによって行われる。さらに伝送
路復号器１５は、ｋ₁ｆｏ′クロックで入力されたデー
タに対して、冗長ビットを取り除いたデータ速度２ｆ
ｏ′クロック（２ｆｏ′＜k₁ｆｏ′）で出力される。ｋ
₁ｆｏ′クロックは発振器２２の発振周波数２ｆｏ′に
よりＰＬＬ回路１１４で生成されたものである。

【００１７】伝送路復号器１５の出力データは、伝送路
復号器１５で生成した情報ビットｍと冗長ビットｋの分
離タイミングを利用して、直並列変換器２４により、各
々２ｆｏ′クロックのデータ速度に分離される。（ｍ＋
ｋ）個ブロック（直並列変換器２４への入力データは冗
長ビットが取り除かれｍ個になっている）の最初のビッ
トは遅延なしとわかっているので、遅延なしのデータ列
はシフトレジスタ２０へ出力し、遅延ありのデータ列は
シフトレジスタ３１へ出力する。また、伝送路復号器１
５の出力である有効ゲート信号は、直並列変換器２５に
より、遅延なしデータ列に対応する有効ゲート信号はシ
フトレジスタ２１への入力、遅延ありデータ列に対応す
る有効ゲート信号は一致度判定回路２８の入力となるよ
うに分離される。

【００１８】シフトレジスタ３０，３１はベータビット
分の遅延をデータに与えるものであり、シフトレジスタ
２０の出力と直並列変換された遅延ありデータ列を受信
クロックｆｏ′により入力し、セレクタ３３にインター
レース信号中の前記遅延なしと遅延ありのデータである
“ａ”，“ｂ”を遅延して送出する。セレクタ３３は、
シフトレジスタ３０，３１の出力“ａ”，“ｂ”の一方
を選択するように切替えを行うもので、出力端子３４に
図１０の９２の信号列｛ｃ_i｝のような復元された復調
出力データを送出する。

【００１９】以上の構成において、直並列変換器２４の
出力である遅延なしと遅延ありの２つのデータは遅延な
し側のデータをシフトレジスタ２０によってｎビット遅
延させているので、シフトレジスタ２０の出力データ
“ａ”と直並列変換器２４の片方の出力データ“ｂ”
（このビットの組を（ａ，ｂ）と書く）は、全く同一に
なるはずである。シフトレジスタ２０の出力データ
“ａ”と直並列変換器２４の片方の出力データ“ｂ”に
は、それぞれシフトレジスタ２１の出力“ｃ”と直並列
変換器２５の片方の出力の有効ゲート信号“ｄ”が対応
し（このビットの組を（ｃ，ｄ）と書く）、該“ｃ”，
“ｄ”が前記“ａ”，“ｂ”の有効・無効を表してい
る。これは復号ビット“ａ”が正しいかどうかの判定が
“ｃ”で示され、復号ビット“ｂ”が正しいかどうかが
“ｄ”で示されているからである。

【００２０】ところで、一致度判定回路２８が“同期”
を示している場合、データ“ａ”とデータ“ｂ”とは同
一データであり、また、データ“ｂ”から見るとデータ
“ａ”はｎビット前の同一データであり、データ“ａ”
の後続のｎ−１個のデータはシフトレジスタ２０に蓄積
されている。このことから、“同期”を示している場合
では、セレクタ３３に、シフトレジスタ３１を介して出
力されるデータ“ｂ”の信号を選択出力させておき、シ
ャドーイング等によるデータの瞬断等が生じ、データ
“ｂ”に異常が生じた場合に、異常を有効ゲート信号
“ｄ”により判定し、セレクタを切り換え正常な同一デ
ータ“ａ”側の信号を出力する。そして、データ“ｂ”
が正常に戻ったことを有効ゲート信号“ｄ”により検出
されたらデータ“ｂ”側の信号に切り換える。このよう
に、一致度判定回路２８が“同期”を示している場合で
は、常に有効ゲート信号（ｃ，ｄ）を監視しておき、一
方が無効になったときには、有効ゲート信号側のデータ
“ａ”または“ｂ”をセレクタ３３で選択して出力して
シャドーイングによるデータの欠落を生じないようにす
る。

【００２１】本発明は概ねこのような原理で時間ダイバ
ーシティを実現するものである。このための制御を行う
のが一致度判定回路２８であり、その一具体例のブロッ
ク図を図４に示す。一致度判定回路２８は、一致度カウ
ンタ６１、タイマ６２、同期判定回路６３、制御回路６
４から構成されている。また、復号データが正常か否か
（有効・無効）、一致度判定回路２８が“同期”を示し
ているか否かは、有効ゲート（ｃ，ｄ）の状態、及びデ
ータ（ａ，ｂ）の一致度により判定できるので、これら
を入力とし、セレクタ３３用のセレクト信号を出力とす
る。一致度判定回路２８の“同期”判定は、データ
“ａ”，“ｂ”を入力とするＥＸ−ＯＲ回路６０（排他
的論理和回路）の出力により両データの一致を見て行
う。制御回路６４は定期的に同期判定のスタートパルス
を発生しタイマをスタートさせる。同時に一致度カウン
タ６１により、データ“ａ”，“ｂ”の一致数をカウン
トさせる。タイマ６２が一定時間後にカウント終了パル
スを出力すると、一致度カウンタ６１はそのときの一致
個数値（カウント値）を同期判定回路６３に出力する。

【００２２】同期判定回路６３は、予め定めた数値を設
定しており、前記一致個数値をその数値と比較し、前記
設定数値以上のとき同期状態と判定し、同期信号を制御
回路に送出する。また、同期判定回路６３では“同期”
状態から“非同期”状態を検出する場合と非同期状態か
ら同期状態を検出する場合とで前記設定数値を変更可能
になっており、通常は非同期状態から同期状態を検出す
る方が設定数値を高くして条件を厳しくしている。（以
下、非同期から同期を判定する場合の設定値を「条件
１」、同期から非同期を判定する場合の設定値を「条件
２」とする。）

【００２３】また、制御回路６４は、有効ゲート信号
（ｃ，ｄ）の状態に基づきデータ“ａ”及び“ｂ”が有
効か無効化を常に監視しており、前記同期判定回路６３
の動作、非動作を制御するとともに、セレクタ３３の切
替を制御する。制御回路６４は、有効ゲート信号“ｃ”
＝“無効”を入力した時、有効ゲート信号“ｄ”が有
効、無効に関わらず前記同期判定回路６３の前記判定動
作を停止させる。また、（ｃ，ｄ）＝（有効，有効）と
なると同期判定回路６３の同期判定の動作を行わせ、デ
ータ“ａ”、“ｂ”の一致度を判定して非同期時には同
期状態に引き込む。

【００２４】以下、（１）受信装置を始動させた初期状
態や長期のシャドーイングの後の状態のような非同期状
態から同期状態にする場合（「非同期−同期」の場合）
と、（２）受信装置が正常動作中にシャドーイング等に
よる短期的にデータ欠落状態になり、その非同期状態か
ら同期状態にする場合（「同期−非同期−同期」の場
合）に分けて一致度判定回路２８の動作を説明する。

【００２５】（１）「非同期−同期」の場合装置の起動時や長いシャドーイング等の後の状態のよう
な場合、シフトレジスタ２０には、正しいデータ列で満
たされていないので、一致度判定回路２８はとりあえず
シフトレジスタ３１の出力が出力端子３４に送出される
ようにセレクタを設定する。また、有効ゲート信号が入
力されるシフトレジスタ２１も同様であり、制御回路６
４は（ｃ，ｄ）＝（有効，有効）になるまで、同期判定
回路６３の判定動作を停止させる。（ｃ，ｄ）＝（有
効，有効）になると、、制御回路６４は同期判定回路６
３の同期判定動作を開始させ、同期するのを待つ。この
場合は条件１を使ってデータ列（ａ，ｂ）の一致度をみ
て同期判定を行う。一旦、同期が確立すると非同期にな
ってないかどうかを条件２を使って一致度の監視を続け
る。一致度判定回路２８はシフトレジスタ３１の出力が
出力端子３４に送出されるようにセレクタ３３を選択し
ており、同期状態になれば、いち早く正常なデータが出
力される。

【００２６】（２）「同期−非同期−同期」組合せ判定回路２８が同期と判定している間は前記のよ
うに、シフトレジスタ３１の出力データ“ｂ”が出力端
子３４に送出されるようにセレクタ３３が動作してお
り、また、この状態では、同期判定回路６３は非同期に
なるかどうかを前記条件２より監視している。ここで、
シャドーイング等によりデータの欠落等が生じると、一
定時間後（βビット期間後とする）に非同期と判定さ
れ、非同期を示す信号を制御回路６４に送出し、制御回
路６４はセレクタ信号を出力し、セレクタ３３は出力を
シフトレジスタ３０からの正常な信号“ａ”に切り換え
る。同時に制御回路６４は、同期状態になるまで（信号
“ａ”又はシフトレジスタ２０の出力の）データのビッ
ト数（クロック数）を、内蔵するカウンタによりカウン
トする。ここで、シフトレジスタ３０，３１の役割は、
条件２により非同期と判定されるまでの間（後述のｆo
′クロックのβビット相当期間）に、でたらめなデー
タがセレクタ３３から出力されるのを防止することであ
る。

【００２７】制御回路６４は（ｃ，ｄ）＝（有効，有
効）、即ち、受信データが有効となるまで同期判定回路
６３の判定動作を停止させ、（ｃ，ｄ）＝（有効，有
効）となると、判定動作を開始させる。制御回路６４
は、計測区間毎（タイマ計測期間毎）に同期判定回路６
３からの同期信号を調べ非同期ならば、再び同期判定の
ためにタイマ等にスタートパルスを送出する。この動作
は、同期がとれるまで順次繰り返す。

【００２８】前記内蔵カウンタがカウントを開始してか
ら、同期判定回路６３からの同期信号により、μビット
目（ｎ＞μ）に同期の確立が確認されたとすると、この
ときのシフトレジスタ２０内のデータの状態は、図７の
ようになる。同図において、シフトレジスタの右側から
βビットは同期検出に要した時間に対応し、中央のβビ
ットは非同期の検出に要した時間に対応している（これ
らの検出時間は同期又は非同期の検出のための前記条件
１，２の設定等により互いに異なる値を持つことが多い
が、説明の都合上等しいものとし、βとする。なお、シ
フトレジスタ３０，３１の段数はβ程度にすることが望
ましい。）。このような同期状態が検出された後、以前
入力され有効と判定されたシフトレジスタ２０の出力側
のデータ（ｎ−μ−β）ビットが出力される間、同期判
定回路６３は非同期になっていないかどうかを条件２に
より監視し続ける。

【００２９】そして、（ｎ−μ−β）ビットの間、同期
を維持していたら、次の（β＋μ）ビットの間、同期判
定回路６３の動作を停止させる。この同期判定回路６３
の動作の停止は、前記（ｎ−μ−β）のビット系列後、
同期−非同期−同期の間に入力した誤りビット系列（β
＋μ）ビットがシフトレジスタ２０から出力されるの
で、この間同期判定回路６３を停止させ、同期が外れな
いようにするものである。また、前記（β＋μ）ビット
後、正しいデータがシフトレジスタ２０から出力される
が、このとき（ａ，ｂ）系列に位相ずれが生じているか
もしれないので、同期判定回路６３は強制的に非同期と
の判定を行い、（ｃ，ｄ）＝（有効，有効）であること
を確認して同期確立操作を行う。

【００３０】即ち、条件１を使ってデータ列（ａ，ｂ）
の一致度をみて同期判定を行う、通常正しいデータによ
り再び同期が確立するので、その後は非同期なっていな
いかどうか条件２を使って監視を続ける。また、最初の
同期確立後（ｆo ′クロックで）βビットの期間はβビ
ットの遅延量のあるシフトレジスタ３１に誤りビットが
残っている可能性があるのでβビット経過しても同期を
維持していたら、シフトレジスタ３１の出力が出力端子
３４から出力されるようにセレクタ３３を切り換える。

【００３１】以上の動作において、同期確立後の（ｎ−
μ−β）ビットの監視期間にもし非同期になっていた
ら、これは（ｎ−μ−β）のビット系列が正しいデータ
で満たされていない場合に生じるので、受信装置の初期
動作のような前記（１）の「非同期−同期」の操作を行
う。また、同期から非同期になり、前記内蔵カウンタの
非同期のカウント値がｎ経過しても再同期できない場合
も同様に前記（１）の操作を行う。

【００３２】また、上述の操作中における同期が維持さ
れている状態で有効ゲート信号が無効になった場合のセ
レクタ３３の操作は、（ｃ，ｄ）＝（有効，有効）にな
った場合は、（ｆo ′クロックで）βビット後までの間
に、出力端子３４にシフトレジスタ３０の出力が送出さ
れるようセレクタ３３を切り換える。また、（ｃ，ｄ）
＝（無効，有効）になった場合は、同様にβビット後ま
での間に、出力端子３４にシフトレジスタ３１の出力が
送出されるようセレクタを切り替える。セレクタ３３に
おいて、シフトレジスタ３０の出力が入力される方を
“Ａ側”、シフトレジスタ３１の出力が入力される方を
“Ｂ側”とし、制御回路６４によるその切替操作のフロ
ーを図８に示す。

【００３３】以上、入力ディジタル信号の遅延ありと遅
延なしの２信号のインターレース信号の実施例により本
発明の時間ダイバーシティ通信方法について説明してき
たが、入力ディジタル信号の３以上のインターレース信
号に対して本発明を適用することができることはいうま
でもない。この場合は受信装置においてインターレース
信号から入力ディジタル信号を分離、抽出するための遅
延手段及び有効ゲート信号の遅延手段を増設すると共
に、対応する構成のセレクタを設け、これを有効ゲート
信号に基づき、組合せ判定回路により切替える。また、
同期操作は組合せ判定回路で順次遅延された複数の入力
ディジタル信号の隣り合う信号同士の同期状態をそれぞ
れ判定し、非同期時は特定の信号組の同期状態を基準に
するような同期の優先順位の設定のもと、前記のような
位相の調整を行って同期させればよい。

【００３４】

【発明の効果】以上説明したように、本発明の時間ダイ
バーシティ通信方法及びその装置によれば、受信レベル
の状態でなく受信復号データのデータの誤り率の程度ま
たは誤り訂正処理の状況に基づき生成した有効ゲート信
号により復号データの有効・無効を判定、監視して時間
ダイバーシティを行うことから、常に符号誤りの無いデ
ータを選択出力することができ、信頼性の高いダイバー
シティ通信を実現することができる。また、本発明によ
ればデータが有効である場合は速やかに同期状態への引
き込みを行うことが可能であり、また同期状態において
も同期はずれを常に監視する時間ダイバーシティ通信方
法及びその装置を提供することができる。

【００３５】更に、本発明によれば、バッファ、インタ
ーレースされた遅延あり、遅延なしの両データ列の時間
ずれを取る第一の遅延手段及び出力側の第三，第四の遅
延手段を具備することにより、シャドーイング等による
電波の瞬断、その他の原因により受信クロック同期がは
ずれビットずれが生じてもこれを吸収でき、また、復号
データの瞬断やデータの不正があっても復号データの欠
落の発生が少なく、更に正しいデータへの切替時に不正
なデータの発生を防止でき、時間ダイバーシティ通信方
法及びその装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の通信装置の一実施形態を示すブロック
図である。

【図２】位相制御回路の構成例を示すブロック図であ
る。

【図３】バッファの構成例を示すブロック図である。

【図４】一致度判定回路の構成例を示すブロック図であ
る。

【図５】伝送路符号化データ列、インターリーブの方
法、インタリーバ出力データ列、復号データ列に対応す
る有効ゲート信号をそれぞれ示す図である。

【図６】位相差測定器の位相差を測定する区間を示す図
である。

【図７】シフトレジスタにおけるデータ列を示す図であ
る。

【図８】セレクタの切替操作を示す図である。

【図９】従来の通信方式の構成を示すブロック図であ
る。

【図１０】送受信信号の時間割当の構成を示す図であ
る。

【図１１】従来の符号器の構成例を示すブロック図であ
る。

【図１２】従来の展開回路、合成制御回路および合成回
路の構成を示すブロック図である。

【符号の説明】

１０入力端子１１伝送路符号器１２変調器１３低雑音増幅器１４復調器１５伝送路復号器１６バッファ１７デインターリーバ２０，２１シフトレジスタ２２，２３発振器２４，２５直並列変換器２６インターリーバ２７２分周回路２８一致度判定回路３０，３１シフトレジスタ３３セレクタ３４出力端子４１符号器４３電力増幅器１１２位相制御回路１１３，１１４ＰＬＬ回路

Claims

(57)【特許請求の範囲】

【請求項１】送信側において、入力デジタル信号をｎ
ビット単位で現デジタル信号と過去のデジタル信号とを
インターレース信号に符号化し、さらにユニークワード
を付加した後、インターリーブを施して送信し、受信側
においては、復調信号の前記ユニークワードに基づきデ
インターリーブした後、前記インターレースデジタル信
号をｍ（ｍ＜ｎ）ビット単位でビット列の有効性を判定
し、その判定結果に基づき有効ビットを選択して受信デ
ジタル信号を出力することを特徴とする時間ダイバーシ
ティ通信方法。
【請求項２】入力デジタル信号をｎビット単位で現デ
ジタル信号と過去のデジタル信号とをインターレース信
号に符号化する手段と、前記インターレース信号に、ｍ
ビット単位でｋ個の冗長ビットを付加し、かつ（ｍ＋
ｋ）×ｊビットのブロック単位でユニークワードを付加
する手段と、さらに（ｍ＋ｋ）×ｊビット単位でインタ
ーリーブを施こす手段とを備える送信装置と、受信した
復調信号の前記ユニークワードを検出する手段と、（ｍ
＋ｋ）×ｊビット単位でデインターリーブを施す手段
と、前記冗長ビットを利用して前記インターレース信号
の有効性を判定する手段とを備える受信装置とで構成さ
れることを特徴とする時間ダイバーシティ通信装置。
【請求項３】前記受信装置は、受信復調信号を再生ク
ロックで格納するバッファと、前記バッファの格納デー
タを外部クロックで読み出す手段と、読み出したデータ
列のユニークワードを監視し、送信側から前記バッファ
までの遅延時間を一定に保つように前記バッファの読み
出し位置を制御する位相制御回路と、前記バッファより
読み出したデータにデインターリーブを施すデインター
リーバと、前記デインターリーバの出力から復号ビット
列と該ビット列の有効、無効判定信号を出力する復号手
段と、復号ビット列からインターレース信号の現在デジ
タル信号と過去のデジタル信号とを分離する第一の直並
列変換器と、前記復号ビット列の有効判定信号と無効判
定信号を分離する第二の直並列変換器と、前記第一の直
並列変換器から出力される現デジタル信号に遅延を与え
る第一の遅延手段と、前記第二の直並列変換器から出力
される前記現デジタル信号に対応する前記有効判定信号
に遅延を与える第二の遅延手段と、前記第一の遅延手段
の出力を遅延させる第三の遅延手段と、前記第一の直並
列変換器から出力される過去のデジタル信号を遅延させ
る第四の遅延手段と、前記第三，第四の遅延手段の各出
力を選択出力するセレクタ手段と、前記第１の遅延手段
の出力と前記第一の直並列変換器から出力される前記過
去のデジタル信号、及び前記第二の遅延手段の出力と前
記第二の直並列変換器から出力される前記過去のデジタ
ル信号に対応する前記有効判定信号により前記セレクタ
手段を切替制御を行う判定手段とを具備することを特徴
とする請求項２に記載の時間ダイバーシティ通信装置。