JP2778509B2

JP2778509B2 - 時間ダイバーシティ通信方法及びその装置

Info

Publication number: JP2778509B2
Application number: JP7045609A
Authority: JP
Inventors: 俊哉轟
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-03-06
Filing date: 1995-03-06
Publication date: 1998-07-23
Anticipated expiration: 2013-07-23
Also published as: JPH08242218A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時間ダイバーシティ通
信方式、特に、シャドーイニングその他の原因によりデ
ータ系列の欠落や誤まりが発生するデジタル移動通信に
おいて伝送特性の改善を図るために用いるダイバーシテ
ィ通信方法およびその装置に関する。

【０００２】

【従来の技術】ダイバーシティ通信方式は、互いに受信
信号レベルの変動の相関が低い複数の通信路を設定し、
これらの出力を選択あるいは合成することにより、伝送
特性の改善を図る通信方式である。従来の時間ダイバー
シティ通信方式の一例が特公昭６３−３７５４０号公報
に記載されている。図４は従来の時間ダイバーシティ通
信方式の概要である。また、図７は、送受信信号の時間
割当てを示した図である。データ系列９０を｛ａi ｝
（i は整数）、符号器４１の出力データ系列９１を｛ｂ
j ｝（j は整数）、受信装置から出力される受信データ
系列９２を｛ｃi ｝と表現する。｛ａi ｝はクロック周
波数ｆｏのデータ系列であり、｛ｂj ｝のクロック周波
数は２ｆｏである。｛ａi ｝は次のように｛ｂj ｝へ符
号化される。｛ｂj ｝の偶数タイムスロット｛ｂ2j｝に
は、そのとき入力されているデータ｛ａi ｝がそのまま
割当られる。即ちｂ2i＝ａi とする。一方、｛ｂj ｝の
奇数タイムスロット｛ｂ2i-1｝にはｎビット遅延データ
｛ａi-n ｝が割当てられる。即ちｂ2i-1＝ａi-n とす
る。以上のようにａ1 はｂ2 及びｂ2n+1のｎビット間隔
を置いた２つのタイムスロットに割当て挿入され、ｂ2n
+1の両隣りｂ2n，ｂ2n+2にはそれぞれａn ，ａn+1 が割
当てられ、遅延なしと遅延ありのデータが交互に送信さ
れる（以後、「インターレース信号」と呼ぶ）。図５
は、符号器４１の一構成例である。入力端子１００から
入力された送信データ｛ａi ｝は、ｎビットシフトレジ
スタ１０１を通したものと、そのままのデータがセレク
タ１０２へ入力される。シフトレジスタ１０１はクロッ
ク周波数ｆｏでシフトされ、セレクタ１０２は２ｆｏで
入力信号を順次切り替え、インターレース信号｛ｂj ｝
として出力端子１０４から送出される。なお、送信デー
タと高速クロックの同期をとるために、２分周回路１０
３において入力端子１０５から入力されるクロック周波
数２ｆｏを２分周し、送信クロックｆｏを出力端子１０
６に出力している。ここで、従来例を図４を使って説明
する。入力端子４０から入力された送信信号は符号器４
１で符号化された後、変調器４２でＰＳＫ等の変調を受
け、電力増幅器４３で所要送信電力まで増幅され、送信
アンテナ４４から送出される。受信アンテナ４５で受信
された電波は受信機４６で検波され展開回路４８及びク
ロック再生回路４７に入力される。展開回路４８では、
インターレース信号から各タイムスロットに割当てられ
たＮ個のデータを取り出し、合成回路４９に出力する。
合成回路４９は、各タイムスロットにおける受信レベル
に応じた合成係数を合成制御回路５０から受けとり、２
個のデータを合成し合成信号を出力する。合成信号は識
別判定回路５１で識別判定され、復調信号を出力端子５
２に出力する。

【０００３】図６は、図４の展開回路４８、合成回路４
９、合成制御回路５０の構成例である。受信機４６から
入力端子７９に入力された受信レベルを示す受信レベル
信号はデータのｎビット分に相当する遅延時間をもつ遅
延回路７６により、前記インターレース信号に対応する
２個の受信レベル信号として合成制御信号発生回路７５
に加えらえる。合成制御信号発生回路は予め定められた
アルコリズムに従って受信レベルに応じた合成係数を求
め、合成制御信号８１として合成回路４９に出力する。
一方、受信機検波出力は受信信号入力端子７８から入力
され、該信号とｎビットシフトレジスタ７１を介して遅
延した信号が２個の入力端子を持つ組合せ検出回路７２
及び合成回路４９に加えられる。組合せ検出回路７２で
は、偶数、奇数のタイムスロットの組合せのうち、正し
い組合せを検出し、このタイミングを示すリセット信号
を発生し、再生クロック２ｆｏを１／２に分周する２分
周回路７４に出力する。２分周回路７４はこのリセット
タイミングを用いて入力端子７０から入力された再生ク
ロック２ｆｏを２分周し、合成回路出力信号に同期した
受信クロック８２を合成回路４９及び出力端子７７に出
力する。合成回路は受信クロックタイミングにおいて、
２個の受信信号を合成制御信号８１に基づき合成して、
合成回路出力信号８３を出力端子８０に出力する。上記
の説明から分かるようにこの図の回路は２個のタイムス
ロットにおいてインターレース送信された信号を各々の
受信レベルに応じて合成するので、合成出力信号は合成
する前のいずれの信号よりも低い符号誤り率を持つこと
が期待できる。

【０００４】

【発明が解決しようとする課題】上述した時間ダイバー
シティ通信方式は、受信機からの受信状態を受信レベル
により判断するもので受信レベルの高い方の復調データ
を活用し、受信データの合成を行うものであるが、受信
データの正誤は必ずしも受信レベルのみで決定されるも
のではなく最大受信レベルのデータを選択したとしても
良好な通信を実現しうるとは限らない。また、障害物で
電波が遮断された等の原因により、クロック再生回路の
クロック同期がはずれビットずれを生じ再同期するまで
の間、復号データのその後の処理の安定性に問題が生じ
ていた。更に、受信装置の非同期状態から同期状態への
復帰までの間、復号データの欠落が生じてしまうという
問題もあった。

【０００５】本発明は、受信復号データの有効性を常に
判定監視することでインターレース信号から分離した遅
延ありと遅延なしのデータの正しい方のデータを選択出
力し得る信頼性の高いダイバーシティ通信を可能とする
時間ダイバーシティ通信方法及びその装置を提供するこ
とを目的とするものである。

【０００６】また、本発明はインターレース信号から分
離した前記データの一致率により同期状態を監視し非同
期時に速やかに同期状態に引き込みを行い、また同期状
態においても同期はずれを常に監視する時間ダイバーシ
ティ通信方法及びその装置を提供することを目的とする
ものである。

【０００７】更に、本発明はシャドーイング等による電
波の瞬断、その他の原因によりクロック同期がはずれビ
ットずれが生じてもこれを吸収でき、また、データの瞬
断やデータの不正があっても復号データに欠落を発生さ
せることが少なく、更に、正しいデータへの切替までに
不正なデータの発生を防止できる時間ダイバーシティ通
信方法及びその装置を提供することを目的とするもので
ある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明の時間ダイバーシティ通信方法は、送信側
において入力デイジタル信号をｎビット単位で現デイジ
タル信号と過去のデイジタル信号とをＮビット列インタ
ーレースしＮ倍に速度変換し、前記インターレースされ
たディジタル信号（インターレース信号）にｍ（ｍ＜
ｎ）ビット単位で冗長ビットを付加して誤り訂正符号化
して送信し、受信側においては復調された前記インター
レース信号の有効性を前記冗長ビットを利用して判定
し、判定結果に基づき有効ビットを選択し１／Ｎに速度
変換して受信ディジタル信号を出力することを特徴とす
る。

【０００９】また、本発明は時間ダイバーシティ受信装
置として、送信側において入力デイジタル信号をｎビッ
ト単位で現デイジタル信号と過去のデイジタル信号とを
Ｎビット列インターレースしＮ倍に速度変換する速度変
換手段と、前記インターレースされたディジタル信号
（インターレース信号）にｍ（ｍ＜ｎ）ビット単位で冗
長ビットを付加して誤り訂正符号化する誤り訂正符号化
手段とを有し、受信側においては復調された前記インタ
ーレース信号の有効性を前記冗長ビットを利用して判定
する有効性判定手段と、前記有効性判定手段に基づき有
効ビットを選択し１／Ｎに速度変換して受信ディジタル
信号を出力する出力手段とを有することを特徴とする。
そして、受信復調信号から復号ビット列と該ビット列の
有効・無効判定信号を出力する復号手段と、復号ビット
列に遅延を与える第一の遅延手段と、前記復号ビット列
及び遅延手段の出力のビット列から前記インターレース
信号を分離する第一、第二の位相変換器と、前記第一、
第二の位相変換器出力を選択出力するセレクタ手段と、
前記有効・無効信号に遅延を与える第二の遅延手段と、
第二の遅延手段の入力及び出力の状態によりセレクタ手
段を切替制御を行う判定手段とを具備することを特徴と
する。

【００１０】更に、本発明は、前記復調手段と第一、第
二の遅延手段との間にそれぞれ第一、第二のバッファ、
及び前記バッファの出力を入力とする第一、第二の可変
遅延手段を具備し、前記判定回路は前記第二の遅延手段
の入力及び出力が有効判定信号のとき、第一の位相変換
器の出力と第二の位相変換器の出力の一致度を検出し、
前記一致度に基づいて前記第一、第二の位相変換器及び
又は前記第一、第二の可変遅延手段の出力位相を調整す
る制御回路を具備することを特徴としている。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の時間ダイバーシティ通信方式の一実
施例である。本発明における送受信信号の時間割当てと
して従来例のものと同様のものを例として説明する。即
ち、送信の符号化について、図７に示すように入力デー
タ系列９０を｛ａ_i ｝（_i は整数）、符号器４１の出力
データ系列９１を｛ｂ_j ｝（_j は整数）、受信装置から
出力されるデータ系列９２を｛ｃ_i ｝し、｛ａ_i ｝はク
ロック周波数ｆｏのデータ系列であり、｛ｂ_i ｝のクロ
ック周波数は２ｆｏとする。｛ｂ_j ｝の偶数タイムスロ
ット｛ｂ_2j｝には、そのとき入力されているデータ｛ａ
_i ｝がそのまま割当てられる。即ちｂ_2i＝ａ_i とする。
一方、｛ｂ_j ｝の奇数タイムスロット｛ｂ_2i-1｝にはｎ
ビット遅延データ｛ａ_i-n ｝が割当てられる。即ちｂ
_2i-1＝ａ_i-n とする。以上のようにａ₁ はｂ₂ 及びｂ
_2n+1のタイムスロットに割当てられ、ｂ_2n+1の両隣りｂ
_2n，ｂ_2n+2にはそれぞれａ_n ，ａ_n+1 が割当てられ、遅
延なしと遅延ありのデータが交互に送信される。このよ
うな符号化のための符号器４１の構成は図５に示すもの
が利用できる。

【００１２】まず、本発明の一実施例である図１の送信
側の構成動作について説明する同図において入力端子１
０から入力された送信信号は符号器４１で符号化された
後、伝送路符号器１１に入力される。伝送路符号器１１
においては、図８に示すように前記インターレース信号
｛ｂ_j ｝をｍビット毎に分割し、ｍビット毎に冗長ビッ
ト｛Ｐ_i ｝をｋ個付加していくような符号化が行なわれ
る。伝送路符号器１１の出力は変調器１２でＰＳＫ等の
変調を受け、電力増幅器４３で所要送信電力にまで増幅
され、送信アンテナ４４から送出される。

【００１３】次に、受信側の構成、動作を説明する。図
１において、受信アンテナ４５で受信された変調波は低
雑音増幅器１３で増幅され復調器１４で復調される。復
調されたデータは、伝送路復号器１５で復号化される。
伝送路復号器１５は受信クロック２ｆｏを再生し、ま
た、復調データについて前記冗長ビットを用いた誤り訂
正を行って復号データを出力すると共に、誤り訂正処理
過程で図９に示すようにｍビット毎にそのデータが正し
いデータかどうかを、判定した有効・無効の判定信号
（以下、有効ゲート信号という。）を出力する。２個の
バッファ１６、１７は、それぞれ前記復号データ及び有
効ゲート信号を受信再生クロック２ｆｏで記憶し、ま
た、受信再生クロックと非同期の発振器２２の発振周波
数２ｆｏ’の受信クロックで読出しそれぞれ可変シフト
レジスタ１８、１９に出力する。バッファ１６、１７
は、エラスチックメモリ機能を果たしている。可変シフ
トレジスタ１８、１９は、前記バッファ１６、１７から
のデータを入力とし最大αビット分の遅延をデータに与
えるシフトレジスタであり、伝送路復号器が受信クロッ
クの異常再生状態になったときのビットずれ動作を吸収
し安定化する機能を持つ。また、可変シフトレジスタ１
８、１９は、組合せ判定回路１８からのシフトレ信号に
より最終段の出力から順次前段の出力へと出力を切り換
えることができる構成と機能をもつものである。例えば
後続のデータを飛び越し出力することが可能な機能を有
する。そして、可変シフトレジスタ１８は、バッファ１
６からのデータを入力し遅延して出力を２分岐し、位相
変換器２５及びシフトレジスタ２０に送出する。また、
可変シフトレジスタ１９は、バッファ１７からの有効ゲ
ート信号を入力し、該有効ゲート信号を遅延させて後段
のシフトレジスタ２１に送出するもので、前記可変シフ
トレジスタ１８と同様の構成、機能を有する。

【００１４】位相変換器２５は、一具体例の構成と動作
タイムチャートを図２に示すように、受信クロック２ｆ
ｏ’の１／２の周波数のクロックｆｏ’で可変シフトレ
ジスタ１８の１分岐出力を入力し、インターレース信号
の遅延ありと遅延なしの隣接するデータの一方のみ（奇
数又は偶数）を出力する。位相変換器２５が前記データ
のいずれを選択するかは組合せ判定回路２８からのシフ
ト信号により制御されるものであり、その出力はシフト
レジスタ３１及び組合せ判定回路２８に送出される。同
図の例では、入力データはＤ型フリップフリップにラッ
チされる構成を採っており入力データ｛ｂ_j ｝の１ビッ
トおきのデータがラッチされ出力される。Ｄ型フリップ
フリップのクロック信号ｆｏ’はシフト信号の論理状
態”１””０”に応じてＥＸ−ＯＲ回路で極性が反転さ
れるから、出力データはシフト信号に応じて受信データ
の奇数又は偶数のいずれかのものが出力される。

【００１５】次に、シフトレジスタ２０は、受信クロッ
ク２ｆｏ’でシフトする２ｎビットの遅延量があるシフ
トレジスタであり、可変シフトレジスタ１８の１分岐出
力に２ｎビット分の遅延を与える。シフトレジスタ２０
にはインターレース信号の２ｎビット分のデータが常に
蓄積されていることになる。シフトレジスタ２１は同様
に可変シフトレジスタ１９の出力を受信クロック２ｆ
ｏ’でシフトする２ｎビット分の遅延量をもつシフトレ
ジスタであり、有効ゲート信号に２ｎビット分の遅延を
与える。

【００１６】位相変換器２４は、位相変換器２５と同様
の図２の構成、機能を持つ。即ち、その出力はシフト信
号によりシフトレジスタ２０の出力データの奇数又は偶
数のいずれかのデータであり、シフトレジスタ３０及び
組合せ判定回路２８に受信データを送出する。

【００１７】シフトレジスタ３０、３１は、βビット分
の遅延をデータに与えるものであり、それぞれ位相変換
器２４、２５の出力データを受信クロックｆｏ’により
入力し、セレクタ３３にインターレース信号中の前記遅
延なしと遅延ありのデータである”ａ”、”ｂ”を遅延
して送出する。セレクタ３３は、シフトレジスタ３０、
３１の出力”ａ”、”ｂ”の一方を選択するよう切替え
を行うもので、出力端子３４に図７の９２の信号列｛ｃ
_i ｝のような復元された復調出力データを送出する。

【００１８】以上の構成において、位相変換器２４の出
力データ”ａ”と位相変換器２５の出力データ”ｂ”
（このビットの組を（ａ、ｂ）と書く）は、互いにｎビ
ット分の遅延時間差（ｆｏ’クロックで）があるため、
復号データが正しく得られており、インターレース信号
の遅延なしと遅延ありの２データを位相変換器２４、２
５が正しくラッチする動作位相（同期状態）では、両デ
ータは全く同一になるはずである。また、前記位相変換
器２４の出力データ”ａ”と位相変換器２５の出力デー
タ”ｂ”には、それぞれシフトレジスタ２１の出力”
ｃ”と可変シフトレジスタ１９の出力の有効ゲート信
号”ｄ”が対応し（このビットの組を（ｃ，ｄ）と書
く）、該”ｃ”、”ｄ”が前記”ａ”、”ｂ”の有効・
無効を表している。これは復号ビット”ａ”が正しいか
どうかの判定が”ｃ”で示され、復号ビット”ｂ”が正
しいかどうかが”ｄ”で示されているからである。な
お、有効ゲート信号側に位相変換器がないのは、有効ゲ
ート信号はｍビット単位で変化するので、数ビットのず
れは無視してよいからである。

【００１９】ところで、受信装置が前記の同期状態にあ
る場合、データ”ａ”とデータ”ｂ”とは同一データで
あり、また、データ”ｂ”から見るとデータ”ａ”は
（ｆｏ’クロックで）ｎビット前の同一データであり、
データ”ａ”の後続のｎ−１個のデータはシフトレジス
タ２０に蓄積されている。このことから、同期状態では
セレクタ３３に、シフトレジスタ３１を介し出力される
データ”ｂ”の信号を選択出力させておき、シャドーイ
ング等によるデータの瞬断等が生じデータ”ｂ”に異常
が生じた場合に、異常を有効ゲート信号”ｄ”により判
定しセレクタを切り換え正常な同一データ”ａ”側の信
号を出力する。そして、データ”ｂ”が正常に戻ったこ
とを有効ゲート信号”ｄ”により検出されたらデータ”
ｂ”側の信号に切り換える。ここで、シフトレジスタ２
０は、このとき蓄積された２ｎビットのデータが出力し
終わる以前にデータ”ｂ”は正常に戻るように、シフト
レジスタ２０のビット数２ｎを十分大きくとっておくこ
とがのぞましい。また、データが正常化したとき最初の
同期状態になるように位相変換器及びシフトレジスタ１
８、１９を操作し調整する。

【００２０】このように、同期状態では常に有効ゲート
信号（ｃ，ｄ）を監視しておき、一方が無効になったと
きには、有効ゲート信号側のデータ”ａ”又は”ｂ”を
セレクタ３３で選択して出力してシャドーイングによる
データの欠落等を生じないようにする。本発明は慨ねこ
のような原理で時間ダイバーシティを実現するものであ
る。

【００２１】このための制御を行うのが組合せ判定回路
２８であり、その一具体例のブロック図を図３に示す。
以下、組合せ判定回路２８の動作について説明する。

【００２２】組合せ判定回路２８は、一致度カウンタ６
１、タイマ６２、同期判定回路６３、制御回路６４から
構成されている。また、復号データが正常が否か（有効
・無効）、及び受信装置が同期状態か否かは、有効ゲー
ト信号（ｃ、ｄ）の状態、及びデータ（ａ、ｂ）の一致
度により判定できるので、これらを入力とし、位相変換
器２４、２５のシフト信号、可変シフトレジスタ１８、
１９の遅延量調整用のシフト信号、及びセレクタ３３用
のセレクタ信号を出力する。

【００２３】受信装置の前記同期状態の判定は、デー
タ”ａ”、”ｂ”を入力とするＥＸ−ＯＲ回路６１（排
他的論理和回路）の出力により両データの一致をみて行
う。制御回路６４は定期的に同期判定のスタートパルス
を発生しタイマをスタートとさせる。同時に一致度カウ
ンタ６１により、データ”ａ”、”ｂ”の一致数をカウ
ントさせる。タイマ６２が一定時間後にカウント終了パ
ルスを出力すると、一致度カウンタ６１はそのときの一
致個数値（カウント値）を同期判定回路６３に出力す
る。同期判定回路６３は、予め定めた数値を設定してお
り、前記一致個数値をその数値と比較し、前記設定数値
以上のとき同期状態と判定し、同期信号を制御回路に送
出する。また、同期判定回路６３では受信装置が同期状
態から非同期状態を検出する場合と非同期状態から同期
状態を検出する場合とで前記設定数値を変更可能になっ
ており、通常は非同期状態から同期状態を検出する方が
設定数値を高くして条件を厳しくしている（以下、非同
期から同期を判定する場合の設定値を「条件１」、同期
から非同期を判定する場合の設定値を「条件２」とす
る）。

【００２４】また、制御回路６４は、有効ゲート信号
（ｃ，ｄ）の状態に基づきデータ”ａ”及び”ｂ”が有
効か無効かを常に監視しており、前記同期判定回路６３
の動作、非動作を制御するとともに、セレクタ３３の切
替を制御する。制御回路６４は、有効ゲート信号”ｃ”
＝”無効”を入力した時、有効ゲート信号”ｄ”が有
効、無効に関わらず前記同期判定回路６３の前記判定動
作を停止させる。また、（ｃ，ｄ）＝（有効、有効）と
なると同期判定回路６３の同期判定の動作を行わせ、デ
ータ”ａ”、”ｂ”の一致度を判定して非同期時には位
相変換器及び可変シフトレジスタのシフトを制御し同期
状態に引き込む。

【００２５】以下、（１）受信装置を始動させた初期状
態や長期のシャドーイングの後の状態のような非同期状
態から同期状態にする場合（「非同期−同期」の場合）
と、（２）受信装置が正常動作中にシャドーイング等に
よる短期的にデータ欠落状態になりその非同期状態から
同期状態にする場合（「同期−非同期−同期」の場合）
に分けて組合せ判定回路２８の動作を説明する。

【００２６】（１）「非同期−同期」の場合。

【００２７】装置の起動時や長いシャドーイング等の後
の状態のような場合、可変シフトレジスタ１８、シフト
レジスタ２０、位相変換器２４、２５は正しいデータ列
で満たされていないので、組合せ判定回路２８はとりあ
えずシフトレジスタ３１の出力が出力端子３４に送出さ
れるようにセレクタを設定する。また、有効ゲート信号
が入力される可変シフトレジスタ１９、シフトレジスタ
２１も同様であり、制御回路６４は（ｃ，ｄ）＝（有
効、有効）となるまで、同期判定回路６３の判定動作を
停止させる。（ｃ，ｄ）＝（有効、有効）になると、制
御回路６４は同期判定回路６３の同期判定動作を開始さ
せる。同期判定結果が非同期の場合、一回の同期判定毎
に位相変換器２４、２５のラッチタイミングをトグル状
に同じ方向に（非同期の判定毎に１ビット前後に）シフ
トさせて同期するのを待つ。この場合は条件１を使って
データ列（ａ，ｂ）の一致度をみて同期判定を行う。い
ずれ復号データは正常になりシフトレジスタ２０の入力
及び出力が遅延なしと遅延ありの同一データとなるタイ
ミングで位相変換器２４、２５が入力データをラッチす
ることになり同期状態に入るであろう。一旦、同期が確
立すると非同期になってないかどうかを条件２を使って
一致度の監視を続ける。上述の操作の間、組合せ判定回
路２８はシフトレジスタ３１の出力が出力端子３４に送
出されるようにセレクタ３３を選択しており、同期状態
になればいち早く正常なデータが出力される。

【００２８】（２）「同期−非同期−同期」の場合。

【００２９】組合せ判定回路２８が同期と判定している
間は前記のように、シフトレジスタ３１の出力データ”
ｂ”が出力端子３４に送出されるようにセレクタ３３が
動作しており、また、この状態では、同期判定回路６３
は非同期になるかどうかを前記条件２により監視しい
る。ここで、シャドーイング等によりデータの欠落等が
生じると、一定時間後（βビット期間後とする）に非同
期と判定され、非同期を示す信号を制御回路６４に送出
し、制御回路６４はセレクタ信号を出力し、セレクタ３
３は出力をシフトレジスタ３０からの正常な信号”ａ”
に切り換える。同時に制御回路６４は、同期状態になる
まで（信号”ａ”又はシフトレジスタ２０の出力の）デ
ータのビット数（クロック数）を、内蔵するカウンタに
よりカウントする（カウンタのカウント数は信号”ａ”
かシフトレジスタ２０の出力か、即ちクロックｆｏ’か
２ｆｏ’かにより異なるが、以下クロック２ｆｏ’のカ
ウントで説明する）。ここで、シフトレジスタ３０、３
１の役割は、条件２により非同期と判定されるまでの間
（後述のｆｏ’クロックのβビット相当期間）に、でた
らめなデータがセレクタ３３から出力されるのを防止す
ることである。

【００３０】制御回路６４は（ｃ，ｄ）＝（有効、有
効）、即ち、受信データが有効となるまで同期判定回路
６３の判定動作を停止させ、（ｃ，ｄ）＝（有効、有
効）となると、判定動作を開始させる。制御回路６４
は、計測区間毎（タイマ計測期間毎）に同期判定回路６
３からの同期信号を調べ非同期ならば、位相変換器２５
のデータが位相のずれを起こしているとみなし、該位相
変換器２５にシフト信号を送りラッチタイミングをシフ
トさせ、”ｂ”のデータを変化させ再び同期判定のため
にタイマ等にスタートパルスを送出する。そして更に非
同期と判定されると、今度は可変シフトレジスタ１８、
１９にシフト信号を送りデータ”ｂ”のデータ及び有効
ゲート信号を変化させて（可変シフトレジスタ１８、１
９の後続の出力データ及び有効ゲート信号の後続の信号
への飛び越し操作を行い）、引続き同期判定を行う。前
記の位相変換器２５及びシフトレジスタ１８、１９の動
作は同期がとれるまで順次繰り返す。

【００３１】前記内蔵カウンタがカウントを開始してか
ら、同期判定回路６３からの同期信号により、ｌビット
目（ｎ＞ｌ）に同期の確立が確認されたとすると、この
ときのシフトレジスタ２０内のデータの状態は、図１０
のようになる。同図においてシフトレジスタの右側から
２βビットは同期検出に要した時間に対応し、中央の２
βビットは非同期の検出に要した時間に対応している
（これらの検出期間は同期又は非同期の検出のための前
記条件１、２の設定等により互いに異なる値を持つこと
が多いが、説明の都合上等しいものとし２βとする。な
お、シフトレジスタ３０、３１の段数はβ程度にするこ
とが望ましい。）。このような同期状態が検出された
後、以前入力され有効と判定されたシフトレジスタ２０
の出力側のデータ（２ｎ−ｌ−２β）ビットが出力され
る間、同期判定回路６３は非同期になっていないかどう
かを条件２により監視し続ける。

【００３２】そして、（２ｎ−ｌ−２β）ビットの間、
同期を維持していたら、次の（２β＋ｌ）ビットの間、
同期判定回路６３の動作を停止させる。この同期判定回
路６３の動作の停止は、前記約（２ｎ−ｌ−２β）のビ
ット系列後、同期−非同期−同期の間に入力した誤りビ
ット系列（２β＋ｌ）ビットがシフトレジスタ２０から
出力されるので、この間同期判定回路６３を停止させ、
同期が外れないようにするものである。また、前記（２
β＋ｌ）ビット後、正しいデータがシフトレジスタ２０
から出力されるが、このとき（ａ，ｂ）系列に位相ずれ
が生じているかもしれないので、同期判定回路６３は強
制的に非同期との判定を行い、（ｃ，ｄ）＝（有効、有
効）であることを確認して同期確立操作を行う。即ち、
同期判定回路６３が非同期信号を送出し位相変換器２４
をシフトさせ、条件１を使ってデータ列（ａ，ｂ）の一
致度をみて同期判定をおこなう。通常、正しいデータに
より再び同期が確立するので、その後は非同期なってい
ないかどうか条件２を使って監視を続ける。また、最初
の同期確立後（ｆｏ’クロックで）βビットの期間はβ
ビットの遅延量のあるシフトレジスタ３１に誤りビット
が残っている可能性があるのでβビット経過しても同期
を維持していたら、シフトレジスタ３１の出力が出力端
子３４から出力されるようにセレクタ３３を切り換え
る。

【００３３】以上の動作において、同期確立後の（２ｎ
−ｌ−２β）ビットの監視期間にもし非同期になってい
たら、これは（２ｎ−ｌ−２β）のビット系列が正しい
データで満たされていない場合に生じるので、受信装置
の初期動作のような前記（１）の「非同期−同期」の操
作を行う。また、同期から非同期になり、前記内蔵カウ
ンタの非同期のカウント値が２ｎ経過しても再同期でき
ない場合も同様に前記（１）の操作を行う。

【００３４】また、上述の操作中における同期が維持さ
れている状態で有効ゲート信号が無効になった場合のセ
レクタ３３の操作は、（ｃ，ｄ）＝（有効、無効）にな
った場合は、（ｆｏ’クロックで）βビット後までの間
に、出力端子３４にシフトレジスタ３０の出力が送出さ
れるようセレクタ３３を切り換える。また、（ｃ，ｄ）
＝（無効、有効）になった場合は、同様にβビット後ま
での間に、出力端子３４にシフトレジスタ３１の出力が
送出されるようセレクタを切り替える。

【００３５】セレクタ３３において、シフトレジスタ３
０の出力が入力される方を”Ａ側”、シフトレジスタ３
１の出力が入力される方を”Ｂ側”とし、制御回路６４
によるその切替操作のフローを図１１に示す。

【００３６】以上、入力ディジタル信号の遅延ありと遅
延なしの２信号のインターレース信号の実施例により本
発明の時間ダイバーシティ通信方法について説明してき
たが、入力デイジタル信号の３以上のインターレース信
号に対して本発明の適用することができることはいうま
でもない。この場合は受信装置においてインターレース
信号から入力デイジタル信号を分離、抽出するための遅
延手段及び有効ゲート信号の遅延手段を増設すると共
に、対応する構成のセレクタを設けこれを有効ゲート信
号に基づき組合せ判定回路により切替える。また、同期
操作は組合せ判定回路で順次遅延された複数の入力デイ
ジタル信号の隣り合う信号同士の同期状態をそれぞれ判
定し、非同期時は特定の信号組の同期状態を基準にする
ような同期の優先順位の設定のもと、前記のような位相
の調整を行って同期させればよい。

【００３７】また、本発明の前記一実施例においては受
信装置の同期操作に可変シフトレジスタのシフトを組み
合わせており常に速やかな同期状態への復帰を行う構成
を採用しているが、組合せ判定回路による位相変換器２
４、２５のシフトのみ（一方及び両方のシフト）により
同期させることも可能であり、可変シフトレジスタ１
８、１９を省略した構成を採用することも可能である。

【００３８】更に、本発明の前記一実施例においては受
信装置においては、シフトレジスタ３０、３１を設けセ
レクタの切替の遅れによる不正データの発生を防止して
いるが、僅かな不正データの発生を許容できるか、セレ
クタ切替のタイミングを厳格化する等によりこれを省略
した構成で本発明を実施することも可能である。

【００３９】

【発明の効果】以上説明したように、本発明の時間ダイ
バーシティ通信方法及びその装置によれば、受信レベル
の状態でなく受信復号データのデータの誤り率の程度又
は誤り訂正処理の状況に基づき生成した有効ゲート信号
により復号データの有効・無効を判定、監視して時間ダ
イバーシティを行うことから、常に符号誤りの無いデー
タを選択出力することができ、信頼性の高いダイバーシ
ティ通信を実現することができる。また、本発明によれ
ばデータが有効である場合は速やかに同期状態への引き
込みを行うことが可能であり、また同期状態においても
同期はずれを常に監視する時間ダイバーシティ通信方法
及びその装置を提供することができる。更に、本発明に
よれば、バッファ、可変遅延手段及び出力側の第三、第
四の遅延手段を具備することにより、シャドーイング等
による電波の瞬断、その他の原因により受信クロック同
期がはずれビットずれが生じてもこれを吸収でき、ま
た、復号データの瞬断やデータの不正があっても復号デ
ータの欠落の発生が少く、更に、正しいデータへの切替
時に不正なデータの発生を防止できる時間ダイバーシテ
ィ通信方法及びその装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】位相変換器の構成と動作タイムチャートを示す
図である。

【図３】組合せ判定回路の構成を示すブロック図であ
る。

【図４】従来のダイバーシティ通信方式の構成を示すブ
ロック図である。

【図５】符号器の構成を示すブロック図である。

【図６】展開回路、合成制御回路及び合成回路の構成を
示すブロック図である。

【図７】送受信信号の時間割当の構成を示す図である。

【図８】伝送符号化データ列の構成を示す図である。

【図９】復号データ列に対応する有効ゲート信号を示す
図である。

【図１０】シフトレジスタ２０におけるデータ列を示す
図である。

【図１１】セレクタの切替操作を示す図である。

【符号の説明】

１０入力端子１１伝送路符号器１２変調器１３低雑音増幅器１４復調器１５伝送路符号器１６、１７バッファ１８、１９可変シフトレジスタ２０、２１シフトレジスタ２２発振器２３２分周回路２４、２５位相変換器２８組合せ判定回路３０、３１シフトレジスタ３３セレクタ３４出力端子３５Ｄ型フリップフロップ３６、６０排他的論理和（ＥＸ−ＯＲ）６１一致度カウンタ６２タイマ６３同期判定回路６４制御回路

Claims

(57)【特許請求の範囲】

【請求項１】送信側において入力デイジタル信号をｎ
ビット単位で現デイジタル信号と過去のデイジタル信号
とをＮビット列インターレースしＮ倍に速度変換し、前
記インターレースされたディジタル信号（インターレー
ス信号）にｍ（ｍ＜ｎ）ビット単位で冗長ビットを付加
して誤り訂正符号化して送信し、受信側においては復調
された前記インターレース信号の有効性を前記冗長ビッ
トを利用して判定し、判定結果に基づき有効ビットを選
択し１／Ｎに速度変換して受信ディジタル信号を出力す
ることを特徴とする時間ダイバーシティ通信方法。
【請求項２】送信側において入力デイジタル信号をｎ
ビット単位で現デイジタル信号と過去のデイジタル信号
とを２ビット列インターレースし２倍に速度変換し、前
記インターレースされたディジタル信号（インターレー
ス信号）にｍ（ｍ＜ｎ）ビット単位で冗長ビットを付加
して誤り訂正符号化して送信し、受信側においては復調
された前記インターレース信号の有効性を前記冗長ビッ
トを利用して判定し、判定結果に基づき有効ビットを選
択し１／２に速度変換して受信デイジタル信号を出力す
ることを特徴とする時間ダイバーシティ通信方法。
【請求項３】送信側において入力デイジタル信号をｎ
ビット単位で現デイジタル信号と過去のデイジタル信号
とをＮビット列インターレースしＮ倍に速度変換する速
度変換手段と、前記インターレースされたディジタル信
号（インターレース信号）にｍ（ｍ＜ｎ）ビット単位で
冗長ビットを付加して誤り訂正符号化する誤り訂正符号
化手段とを有し、受信側においては復調された前記イン
ターレース信号の有効性を前記冗長ビットを利用して判
定する有効性判定手段と、前記有効性判定手段に基づき
有効ビットを選択し１／Ｎに速度変換して受信ディジタ
ル信号を出力する出力手段とを有することを特徴とする
時間ダイバーシティ通信装置。」
【請求項４】受信復調信号から復号ビット列と該ビッ
ト列の有効・無効判定信号を出力する復号手段と、復号
ビット列に遅延を与える第一の遅延手段と、前記復号ビ
ット列及び遅延手段の出力のビット列から前記インター
レース信号を分離する第一、第二の位相変換器と、前記
第一、第二の位相変換器出力を選択出力するセレクタ手
段と、前記有効・無効信号に遅延を与える第二の遅延手
段と、第二の遅延手段の入力及び出力の状態によりセレ
クタ手段を切替制御を行う判定手段とを具備することを
特徴とする時間ダイバーシティ受信装置。
【請求項５】請求項４記載の時間ダイバーシティ受信
装置において、前記判定回路は前記第二の遅延手段の入
力及び出力の信号が有効のとき、第一の位相変換器の出
力と第二の移送変換器の出力の一致度を検出し、前記一
致度に基づいて前記第一、第二の位相変換器の出力位相
を調整する制御回路を具備することを特徴とする時間ダ
イバーシティ受信装置。
【請求項６】請求項４の記載の時間ダイバーシティ受
信装置において、復調手段と第一、第二の遅延手段との
間にそれぞれ第一、第二のバッファ、及び前記第一、第
二のバッファの出力をそれぞれ入力とする第一、第二の
可変遅延手段を具備することを特徴とする時間ダイバー
シティ受信装置。
【請求項７】請求項６記載の時間ダイバーシティ受信
装置のおいて、前記判定回路は前記第二の遅延手段の入
力及び出力の信号が有効のとき、第一の位相変換器の出
力と第二の位相変換器の出力の一致度を検出し、前記一
致度に基づいて前記第一、第二の位相変換器及び前記第
一、第二の可変遅延手段の出力位相を調整する制御回路
を具備することを特徴とする時間ダイバーシティ受信装
置。
【請求項８】請求項４、５、６又は７記載の時間ダイ
バーシティ受信装置において、前記第一、第二の位相変
換器とセレクタ手段との間に第三、第四の遅延手段を具
備することを特徴とする時間ダイバーシティ受信装置。
【請求項９】前記第一、第二、第三、第四遅延手段及
び第一、第二可変遅延手段はそれぞれシフトレジスタで
構成され、前記第一、第二遅延手段及び前記第一、第二
可変遅延手段は受信クロック周波数に略等しい周波数の
クロックが供給され、前記第三、第四遅延手段及び第
一、第二位相変換器には受信クロック周波数の略１／２
周波数のクロックが供給されることを特徴とする時間ダ
イバーシティ受信装置。