JP2778509B2 - 時間ダイバーシティ通信方法及びその装置 - Google Patents
時間ダイバーシティ通信方法及びその装置Info
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- JP2778509B2 JP2778509B2 JP7045609A JP4560995A JP2778509B2 JP 2778509 B2 JP2778509 B2 JP 2778509B2 JP 7045609 A JP7045609 A JP 7045609A JP 4560995 A JP4560995 A JP 4560995A JP 2778509 B2 JP2778509 B2 JP 2778509B2
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Description
【0001】
【産業上の利用分野】本発明は、時間ダイバーシティ通
信方式、特に、シャドーイニングその他の原因によりデ
ータ系列の欠落や誤まりが発生するデジタル移動通信に
おいて伝送特性の改善を図るために用いるダイバーシテ
ィ通信方法およびその装置に関する。
信方式、特に、シャドーイニングその他の原因によりデ
ータ系列の欠落や誤まりが発生するデジタル移動通信に
おいて伝送特性の改善を図るために用いるダイバーシテ
ィ通信方法およびその装置に関する。
【0002】
【従来の技術】ダイバーシティ通信方式は、互いに受信
信号レベルの変動の相関が低い複数の通信路を設定し、
これらの出力を選択あるいは合成することにより、伝送
特性の改善を図る通信方式である。従来の時間ダイバー
シティ通信方式の一例が特公昭63−37540号公報
に記載されている。図4は従来の時間ダイバーシティ通
信方式の概要である。また、図7は、送受信信号の時間
割当てを示した図である。データ系列90を{ai }
(i は整数)、符号器41の出力データ系列91を{b
j }(j は整数)、受信装置から出力される受信データ
系列92を{ci }と表現する。{ai }はクロック周
波数foのデータ系列であり、{bj }のクロック周波
数は2foである。{ai }は次のように{bj }へ符
号化される。{bj }の偶数タイムスロット{b2j}に
は、そのとき入力されているデータ{ai }がそのまま
割当られる。即ちb2i=ai とする。一方、{bj }の
奇数タイムスロット{b2i-1}にはnビット遅延データ
{ai-n }が割当てられる。即ちb2i-1=ai-n とす
る。以上のようにa1 はb2 及びb2n+1のnビット間隔
を置いた2つのタイムスロットに割当て挿入され、b2n
+1の両隣りb2n,b2n+2にはそれぞれan ,an+1 が割
当てられ、遅延なしと遅延ありのデータが交互に送信さ
れる(以後、「インターレース信号」と呼ぶ)。図5
は、符号器41の一構成例である。入力端子100から
入力された送信データ{ai }は、nビットシフトレジ
スタ101を通したものと、そのままのデータがセレク
タ102へ入力される。シフトレジスタ101はクロッ
ク周波数foでシフトされ、セレクタ102は2foで
入力信号を順次切り替え、インターレース信号{bj }
として出力端子104から送出される。なお、送信デー
タと高速クロックの同期をとるために、2分周回路10
3において入力端子105から入力されるクロック周波
数2foを2分周し、送信クロックfoを出力端子10
6に出力している。ここで、従来例を図4を使って説明
する。入力端子40から入力された送信信号は符号器4
1で符号化された後、変調器42でPSK等の変調を受
け、電力増幅器43で所要送信電力まで増幅され、送信
アンテナ44から送出される。受信アンテナ45で受信
された電波は受信機46で検波され展開回路48及びク
ロック再生回路47に入力される。展開回路48では、
インターレース信号から各タイムスロットに割当てられ
たN個のデータを取り出し、合成回路49に出力する。
合成回路49は、各タイムスロットにおける受信レベル
に応じた合成係数を合成制御回路50から受けとり、2
個のデータを合成し合成信号を出力する。合成信号は識
別判定回路51で識別判定され、復調信号を出力端子5
2に出力する。
信号レベルの変動の相関が低い複数の通信路を設定し、
これらの出力を選択あるいは合成することにより、伝送
特性の改善を図る通信方式である。従来の時間ダイバー
シティ通信方式の一例が特公昭63−37540号公報
に記載されている。図4は従来の時間ダイバーシティ通
信方式の概要である。また、図7は、送受信信号の時間
割当てを示した図である。データ系列90を{ai }
(i は整数)、符号器41の出力データ系列91を{b
j }(j は整数)、受信装置から出力される受信データ
系列92を{ci }と表現する。{ai }はクロック周
波数foのデータ系列であり、{bj }のクロック周波
数は2foである。{ai }は次のように{bj }へ符
号化される。{bj }の偶数タイムスロット{b2j}に
は、そのとき入力されているデータ{ai }がそのまま
割当られる。即ちb2i=ai とする。一方、{bj }の
奇数タイムスロット{b2i-1}にはnビット遅延データ
{ai-n }が割当てられる。即ちb2i-1=ai-n とす
る。以上のようにa1 はb2 及びb2n+1のnビット間隔
を置いた2つのタイムスロットに割当て挿入され、b2n
+1の両隣りb2n,b2n+2にはそれぞれan ,an+1 が割
当てられ、遅延なしと遅延ありのデータが交互に送信さ
れる(以後、「インターレース信号」と呼ぶ)。図5
は、符号器41の一構成例である。入力端子100から
入力された送信データ{ai }は、nビットシフトレジ
スタ101を通したものと、そのままのデータがセレク
タ102へ入力される。シフトレジスタ101はクロッ
ク周波数foでシフトされ、セレクタ102は2foで
入力信号を順次切り替え、インターレース信号{bj }
として出力端子104から送出される。なお、送信デー
タと高速クロックの同期をとるために、2分周回路10
3において入力端子105から入力されるクロック周波
数2foを2分周し、送信クロックfoを出力端子10
6に出力している。ここで、従来例を図4を使って説明
する。入力端子40から入力された送信信号は符号器4
1で符号化された後、変調器42でPSK等の変調を受
け、電力増幅器43で所要送信電力まで増幅され、送信
アンテナ44から送出される。受信アンテナ45で受信
された電波は受信機46で検波され展開回路48及びク
ロック再生回路47に入力される。展開回路48では、
インターレース信号から各タイムスロットに割当てられ
たN個のデータを取り出し、合成回路49に出力する。
合成回路49は、各タイムスロットにおける受信レベル
に応じた合成係数を合成制御回路50から受けとり、2
個のデータを合成し合成信号を出力する。合成信号は識
別判定回路51で識別判定され、復調信号を出力端子5
2に出力する。
【0003】図6は、図4の展開回路48、合成回路4
9、合成制御回路50の構成例である。受信機46から
入力端子79に入力された受信レベルを示す受信レベル
信号はデータのnビット分に相当する遅延時間をもつ遅
延回路76により、前記インターレース信号に対応する
2個の受信レベル信号として合成制御信号発生回路75
に加えらえる。合成制御信号発生回路は予め定められた
アルコリズムに従って受信レベルに応じた合成係数を求
め、合成制御信号81として合成回路49に出力する。
一方、受信機検波出力は受信信号入力端子78から入力
され、該信号とnビットシフトレジスタ71を介して遅
延した信号が2個の入力端子を持つ組合せ検出回路72
及び合成回路49に加えられる。組合せ検出回路72で
は、偶数、奇数のタイムスロットの組合せのうち、正し
い組合せを検出し、このタイミングを示すリセット信号
を発生し、再生クロック2foを1/2に分周する2分
周回路74に出力する。2分周回路74はこのリセット
タイミングを用いて入力端子70から入力された再生ク
ロック2foを2分周し、合成回路出力信号に同期した
受信クロック82を合成回路49及び出力端子77に出
力する。合成回路は受信クロックタイミングにおいて、
2個の受信信号を合成制御信号81に基づき合成して、
合成回路出力信号83を出力端子80に出力する。上記
の説明から分かるようにこの図の回路は2個のタイムス
ロットにおいてインターレース送信された信号を各々の
受信レベルに応じて合成するので、合成出力信号は合成
する前のいずれの信号よりも低い符号誤り率を持つこと
が期待できる。
9、合成制御回路50の構成例である。受信機46から
入力端子79に入力された受信レベルを示す受信レベル
信号はデータのnビット分に相当する遅延時間をもつ遅
延回路76により、前記インターレース信号に対応する
2個の受信レベル信号として合成制御信号発生回路75
に加えらえる。合成制御信号発生回路は予め定められた
アルコリズムに従って受信レベルに応じた合成係数を求
め、合成制御信号81として合成回路49に出力する。
一方、受信機検波出力は受信信号入力端子78から入力
され、該信号とnビットシフトレジスタ71を介して遅
延した信号が2個の入力端子を持つ組合せ検出回路72
及び合成回路49に加えられる。組合せ検出回路72で
は、偶数、奇数のタイムスロットの組合せのうち、正し
い組合せを検出し、このタイミングを示すリセット信号
を発生し、再生クロック2foを1/2に分周する2分
周回路74に出力する。2分周回路74はこのリセット
タイミングを用いて入力端子70から入力された再生ク
ロック2foを2分周し、合成回路出力信号に同期した
受信クロック82を合成回路49及び出力端子77に出
力する。合成回路は受信クロックタイミングにおいて、
2個の受信信号を合成制御信号81に基づき合成して、
合成回路出力信号83を出力端子80に出力する。上記
の説明から分かるようにこの図の回路は2個のタイムス
ロットにおいてインターレース送信された信号を各々の
受信レベルに応じて合成するので、合成出力信号は合成
する前のいずれの信号よりも低い符号誤り率を持つこと
が期待できる。
【0004】
【発明が解決しようとする課題】上述した時間ダイバー
シティ通信方式は、受信機からの受信状態を受信レベル
により判断するもので受信レベルの高い方の復調データ
を活用し、受信データの合成を行うものであるが、受信
データの正誤は必ずしも受信レベルのみで決定されるも
のではなく最大受信レベルのデータを選択したとしても
良好な通信を実現しうるとは限らない。また、障害物で
電波が遮断された等の原因により、クロック再生回路の
クロック同期がはずれビットずれを生じ再同期するまで
の間、復号データのその後の処理の安定性に問題が生じ
ていた。更に、受信装置の非同期状態から同期状態への
復帰までの間、復号データの欠落が生じてしまうという
問題もあった。
シティ通信方式は、受信機からの受信状態を受信レベル
により判断するもので受信レベルの高い方の復調データ
を活用し、受信データの合成を行うものであるが、受信
データの正誤は必ずしも受信レベルのみで決定されるも
のではなく最大受信レベルのデータを選択したとしても
良好な通信を実現しうるとは限らない。また、障害物で
電波が遮断された等の原因により、クロック再生回路の
クロック同期がはずれビットずれを生じ再同期するまで
の間、復号データのその後の処理の安定性に問題が生じ
ていた。更に、受信装置の非同期状態から同期状態への
復帰までの間、復号データの欠落が生じてしまうという
問題もあった。
【0005】本発明は、受信復号データの有効性を常に
判定監視することでインターレース信号から分離した遅
延ありと遅延なしのデータの正しい方のデータを選択出
力し得る信頼性の高いダイバーシティ通信を可能とする
時間ダイバーシティ通信方法及びその装置を提供するこ
とを目的とするものである。
判定監視することでインターレース信号から分離した遅
延ありと遅延なしのデータの正しい方のデータを選択出
力し得る信頼性の高いダイバーシティ通信を可能とする
時間ダイバーシティ通信方法及びその装置を提供するこ
とを目的とするものである。
【0006】また、本発明はインターレース信号から分
離した前記データの一致率により同期状態を監視し非同
期時に速やかに同期状態に引き込みを行い、また同期状
態においても同期はずれを常に監視する時間ダイバーシ
ティ通信方法及びその装置を提供することを目的とする
ものである。
離した前記データの一致率により同期状態を監視し非同
期時に速やかに同期状態に引き込みを行い、また同期状
態においても同期はずれを常に監視する時間ダイバーシ
ティ通信方法及びその装置を提供することを目的とする
ものである。
【0007】更に、本発明はシャドーイング等による電
波の瞬断、その他の原因によりクロック同期がはずれビ
ットずれが生じてもこれを吸収でき、また、データの瞬
断やデータの不正があっても復号データに欠落を発生さ
せることが少なく、更に、正しいデータへの切替までに
不正なデータの発生を防止できる時間ダイバーシティ通
信方法及びその装置を提供することを目的とするもので
ある。
波の瞬断、その他の原因によりクロック同期がはずれビ
ットずれが生じてもこれを吸収でき、また、データの瞬
断やデータの不正があっても復号データに欠落を発生さ
せることが少なく、更に、正しいデータへの切替までに
不正なデータの発生を防止できる時間ダイバーシティ通
信方法及びその装置を提供することを目的とするもので
ある。
【0008】
【課題を解決するための手段】前記目的を達成するた
め、本発明の時間ダイバーシティ通信方法は、 送信側
において入力デイジタル信号をnビット単位で現デイジ
タル信号と過去のデイジタル信号とをNビット列インタ
ーレースしN倍に速度変換し、前記インターレースされ
たディジタル信号(インターレース信号)にm(m<
n)ビット単位で冗長ビットを付加して誤り訂正符号化
して送信し、受信側においては復調された前記インター
レース信号の有効性を前記冗長ビットを利用して判定
し、判定結果に基づき有効ビットを選択し1/Nに速度
変換して受信ディジタル信号を出力することを特徴とす
る。
め、本発明の時間ダイバーシティ通信方法は、 送信側
において入力デイジタル信号をnビット単位で現デイジ
タル信号と過去のデイジタル信号とをNビット列インタ
ーレースしN倍に速度変換し、前記インターレースされ
たディジタル信号(インターレース信号)にm(m<
n)ビット単位で冗長ビットを付加して誤り訂正符号化
して送信し、受信側においては復調された前記インター
レース信号の有効性を前記冗長ビットを利用して判定
し、判定結果に基づき有効ビットを選択し1/Nに速度
変換して受信ディジタル信号を出力することを特徴とす
る。
【0009】また、本発明は時間ダイバーシティ受信装
置として、送信側において入力デイジタル信号をnビッ
ト単位で現デイジタル信号と過去のデイジタル信号とを
Nビット列インターレースしN倍に速度変換する速度変
換手段と、前記インターレースされたディジタル信号
(インターレース信号)にm(m<n)ビット単位で冗
長ビットを付加して誤り訂正符号化する誤り訂正符号化
手段とを有し、受信側においては復調された前記インタ
ーレース信号の有効性を前記冗長ビットを利用して判定
する有効性判定手段と、前記有効性判定手段に基づき有
効ビットを選択し1/Nに速度変換して受信ディジタル
信号を出力する出力手段とを有することを特徴とする。
そして、受信復調信号から復号ビット列と該ビット列の
有効・無効判定信号を出力する復号手段と、復号ビット
列に遅延を与える第一の遅延手段と、前記復号ビット列
及び遅延手段の出力のビット列から前記インターレース
信号を分離する第一、第二の位相変換器と、前記第一、
第二の位相変換器出力を選択出力するセレクタ手段と、
前記有効・無効信号に遅延を与える第二の遅延手段と、
第二の遅延手段の入力及び出力の状態によりセレクタ手
段を切替制御を行う判定手段とを具備することを特徴と
する。
置として、送信側において入力デイジタル信号をnビッ
ト単位で現デイジタル信号と過去のデイジタル信号とを
Nビット列インターレースしN倍に速度変換する速度変
換手段と、前記インターレースされたディジタル信号
(インターレース信号)にm(m<n)ビット単位で冗
長ビットを付加して誤り訂正符号化する誤り訂正符号化
手段とを有し、受信側においては復調された前記インタ
ーレース信号の有効性を前記冗長ビットを利用して判定
する有効性判定手段と、前記有効性判定手段に基づき有
効ビットを選択し1/Nに速度変換して受信ディジタル
信号を出力する出力手段とを有することを特徴とする。
そして、受信復調信号から復号ビット列と該ビット列の
有効・無効判定信号を出力する復号手段と、復号ビット
列に遅延を与える第一の遅延手段と、前記復号ビット列
及び遅延手段の出力のビット列から前記インターレース
信号を分離する第一、第二の位相変換器と、前記第一、
第二の位相変換器出力を選択出力するセレクタ手段と、
前記有効・無効信号に遅延を与える第二の遅延手段と、
第二の遅延手段の入力及び出力の状態によりセレクタ手
段を切替制御を行う判定手段とを具備することを特徴と
する。
【0010】更に、本発明は、前記復調手段と第一、第
二の遅延手段との間にそれぞれ第一、第二のバッファ、
及び前記バッファの出力を入力とする第一、第二の可変
遅延手段を具備し、前記判定回路は前記第二の遅延手段
の入力及び出力が有効判定信号のとき、第一の位相変換
器の出力と第二の位相変換器の出力の一致度を検出し、
前記一致度に基づいて前記第一、第二の位相変換器及び
又は前記第一、第二の可変遅延手段の出力位相を調整す
る制御回路を具備することを特徴としている。
二の遅延手段との間にそれぞれ第一、第二のバッファ、
及び前記バッファの出力を入力とする第一、第二の可変
遅延手段を具備し、前記判定回路は前記第二の遅延手段
の入力及び出力が有効判定信号のとき、第一の位相変換
器の出力と第二の位相変換器の出力の一致度を検出し、
前記一致度に基づいて前記第一、第二の位相変換器及び
又は前記第一、第二の可変遅延手段の出力位相を調整す
る制御回路を具備することを特徴としている。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の時間ダイバーシティ通信方式の一実
施例である。本発明における送受信信号の時間割当てと
して従来例のものと同様のものを例として説明する。即
ち、送信の符号化について、図7に示すように入力デー
タ系列90を{ai }(i は整数)、符号器41の出力
データ系列91を{bj }(j は整数)、受信装置から
出力されるデータ系列92を{ci }し、{ai }はク
ロック周波数foのデータ系列であり、{bi }のクロ
ック周波数は2foとする。{bj }の偶数タイムスロ
ット{b2j}には、そのとき入力されているデータ{a
i }がそのまま割当てられる。即ちb2i=ai とする。
一方、{bj }の奇数タイムスロット{b2i-1}にはn
ビット遅延データ{ai-n }が割当てられる。即ちb
2i-1=ai-n とする。以上のようにa1 はb2 及びb
2n+1のタイムスロットに割当てられ、b2n+1の両隣りb
2n,b2n+2にはそれぞれan ,an+1 が割当てられ、遅
延なしと遅延ありのデータが交互に送信される。このよ
うな符号化のための符号器41の構成は図5に示すもの
が利用できる。
る。図1は本発明の時間ダイバーシティ通信方式の一実
施例である。本発明における送受信信号の時間割当てと
して従来例のものと同様のものを例として説明する。即
ち、送信の符号化について、図7に示すように入力デー
タ系列90を{ai }(i は整数)、符号器41の出力
データ系列91を{bj }(j は整数)、受信装置から
出力されるデータ系列92を{ci }し、{ai }はク
ロック周波数foのデータ系列であり、{bi }のクロ
ック周波数は2foとする。{bj }の偶数タイムスロ
ット{b2j}には、そのとき入力されているデータ{a
i }がそのまま割当てられる。即ちb2i=ai とする。
一方、{bj }の奇数タイムスロット{b2i-1}にはn
ビット遅延データ{ai-n }が割当てられる。即ちb
2i-1=ai-n とする。以上のようにa1 はb2 及びb
2n+1のタイムスロットに割当てられ、b2n+1の両隣りb
2n,b2n+2にはそれぞれan ,an+1 が割当てられ、遅
延なしと遅延ありのデータが交互に送信される。このよ
うな符号化のための符号器41の構成は図5に示すもの
が利用できる。
【0012】まず、本発明の一実施例である図1の送信
側の構成動作について説明する同図において入力端子1
0から入力された送信信号は符号器41で符号化された
後、伝送路符号器11に入力される。伝送路符号器11
においては、図8に示すように前記インターレース信号
{bj }をmビット毎に分割し、mビット毎に冗長ビッ
ト{Pi }をk個付加していくような符号化が行なわれ
る。伝送路符号器11の出力は変調器12でPSK等の
変調を受け、電力増幅器43で所要送信電力にまで増幅
され、送信アンテナ44から送出される。
側の構成動作について説明する同図において入力端子1
0から入力された送信信号は符号器41で符号化された
後、伝送路符号器11に入力される。伝送路符号器11
においては、図8に示すように前記インターレース信号
{bj }をmビット毎に分割し、mビット毎に冗長ビッ
ト{Pi }をk個付加していくような符号化が行なわれ
る。伝送路符号器11の出力は変調器12でPSK等の
変調を受け、電力増幅器43で所要送信電力にまで増幅
され、送信アンテナ44から送出される。
【0013】次に、受信側の構成、動作を説明する。図
1において、受信アンテナ45で受信された変調波は低
雑音増幅器13で増幅され復調器14で復調される。復
調されたデータは、伝送路復号器15で復号化される。
伝送路復号器15は受信クロック2foを再生し、ま
た、復調データについて前記冗長ビットを用いた誤り訂
正を行って復号データを出力すると共に、誤り訂正処理
過程で図9に示すようにmビット毎にそのデータが正し
いデータかどうかを、判定した有効・無効の判定信号
(以下、有効ゲート信号という。)を出力する。2個の
バッファ16、17は、それぞれ前記復号データ及び有
効ゲート信号を受信再生クロック2foで記憶し、ま
た、受信再生クロックと非同期の発振器22の発振周波
数2fo’の受信クロックで読出しそれぞれ可変シフト
レジスタ18、19に出力する。バッファ16、17
は、エラスチックメモリ機能を果たしている。可変シフ
トレジスタ18、19は、前記バッファ16、17から
のデータを入力とし最大αビット分の遅延をデータに与
えるシフトレジスタであり、伝送路復号器が受信クロッ
クの異常再生状態になったときのビットずれ動作を吸収
し安定化する機能を持つ。また、可変シフトレジスタ1
8、19は、組合せ判定回路18からのシフトレ信号に
より最終段の出力から順次前段の出力へと出力を切り換
えることができる構成と機能をもつものである。例えば
後続のデータを飛び越し出力することが可能な機能を有
する。そして、可変シフトレジスタ18は、バッファ1
6からのデータを入力し遅延して出力を2分岐し、位相
変換器25及びシフトレジスタ20に送出する。また、
可変シフトレジスタ19は、バッファ17からの有効ゲ
ート信号を入力し、該有効ゲート信号を遅延させて後段
のシフトレジスタ21に送出するもので、前記可変シフ
トレジスタ18と同様の構成、機能を有する。
1において、受信アンテナ45で受信された変調波は低
雑音増幅器13で増幅され復調器14で復調される。復
調されたデータは、伝送路復号器15で復号化される。
伝送路復号器15は受信クロック2foを再生し、ま
た、復調データについて前記冗長ビットを用いた誤り訂
正を行って復号データを出力すると共に、誤り訂正処理
過程で図9に示すようにmビット毎にそのデータが正し
いデータかどうかを、判定した有効・無効の判定信号
(以下、有効ゲート信号という。)を出力する。2個の
バッファ16、17は、それぞれ前記復号データ及び有
効ゲート信号を受信再生クロック2foで記憶し、ま
た、受信再生クロックと非同期の発振器22の発振周波
数2fo’の受信クロックで読出しそれぞれ可変シフト
レジスタ18、19に出力する。バッファ16、17
は、エラスチックメモリ機能を果たしている。可変シフ
トレジスタ18、19は、前記バッファ16、17から
のデータを入力とし最大αビット分の遅延をデータに与
えるシフトレジスタであり、伝送路復号器が受信クロッ
クの異常再生状態になったときのビットずれ動作を吸収
し安定化する機能を持つ。また、可変シフトレジスタ1
8、19は、組合せ判定回路18からのシフトレ信号に
より最終段の出力から順次前段の出力へと出力を切り換
えることができる構成と機能をもつものである。例えば
後続のデータを飛び越し出力することが可能な機能を有
する。そして、可変シフトレジスタ18は、バッファ1
6からのデータを入力し遅延して出力を2分岐し、位相
変換器25及びシフトレジスタ20に送出する。また、
可変シフトレジスタ19は、バッファ17からの有効ゲ
ート信号を入力し、該有効ゲート信号を遅延させて後段
のシフトレジスタ21に送出するもので、前記可変シフ
トレジスタ18と同様の構成、機能を有する。
【0014】位相変換器25は、一具体例の構成と動作
タイムチャートを図2に示すように、受信クロック2f
o’の1/2の周波数のクロックfo’で可変シフトレ
ジスタ18の1分岐出力を入力し、インターレース信号
の遅延ありと遅延なしの隣接するデータの一方のみ(奇
数又は偶数)を出力する。位相変換器25が前記データ
のいずれを選択するかは組合せ判定回路28からのシフ
ト信号により制御されるものであり、その出力はシフト
レジスタ31及び組合せ判定回路28に送出される。同
図の例では、入力データはD型フリップフリップにラッ
チされる構成を採っており入力データ{bj }の1ビッ
トおきのデータがラッチされ出力される。D型フリップ
フリップのクロック信号fo’はシフト信号の論理状
態”1””0”に応じてEX−OR回路で極性が反転さ
れるから、出力データはシフト信号に応じて受信データ
の奇数又は偶数のいずれかのものが出力される。
タイムチャートを図2に示すように、受信クロック2f
o’の1/2の周波数のクロックfo’で可変シフトレ
ジスタ18の1分岐出力を入力し、インターレース信号
の遅延ありと遅延なしの隣接するデータの一方のみ(奇
数又は偶数)を出力する。位相変換器25が前記データ
のいずれを選択するかは組合せ判定回路28からのシフ
ト信号により制御されるものであり、その出力はシフト
レジスタ31及び組合せ判定回路28に送出される。同
図の例では、入力データはD型フリップフリップにラッ
チされる構成を採っており入力データ{bj }の1ビッ
トおきのデータがラッチされ出力される。D型フリップ
フリップのクロック信号fo’はシフト信号の論理状
態”1””0”に応じてEX−OR回路で極性が反転さ
れるから、出力データはシフト信号に応じて受信データ
の奇数又は偶数のいずれかのものが出力される。
【0015】次に、シフトレジスタ20は、受信クロッ
ク2fo’でシフトする2nビットの遅延量があるシフ
トレジスタであり、可変シフトレジスタ18の1分岐出
力に2nビット分の遅延を与える。シフトレジスタ20
にはインターレース信号の2nビット分のデータが常に
蓄積されていることになる。シフトレジスタ21は同様
に可変シフトレジスタ19の出力を受信クロック2f
o’でシフトする2nビット分の遅延量をもつシフトレ
ジスタであり、有効ゲート信号に2nビット分の遅延を
与える。
ク2fo’でシフトする2nビットの遅延量があるシフ
トレジスタであり、可変シフトレジスタ18の1分岐出
力に2nビット分の遅延を与える。シフトレジスタ20
にはインターレース信号の2nビット分のデータが常に
蓄積されていることになる。シフトレジスタ21は同様
に可変シフトレジスタ19の出力を受信クロック2f
o’でシフトする2nビット分の遅延量をもつシフトレ
ジスタであり、有効ゲート信号に2nビット分の遅延を
与える。
【0016】位相変換器24は、位相変換器25と同様
の図2の構成、機能を持つ。即ち、その出力はシフト信
号によりシフトレジスタ20の出力データの奇数又は偶
数のいずれかのデータであり、シフトレジスタ30及び
組合せ判定回路28に受信データを送出する。
の図2の構成、機能を持つ。即ち、その出力はシフト信
号によりシフトレジスタ20の出力データの奇数又は偶
数のいずれかのデータであり、シフトレジスタ30及び
組合せ判定回路28に受信データを送出する。
【0017】シフトレジスタ30、31は、βビット分
の遅延をデータに与えるものであり、それぞれ位相変換
器24、25の出力データを受信クロックfo’により
入力し、セレクタ33にインターレース信号中の前記遅
延なしと遅延ありのデータである”a”、”b”を遅延
して送出する。セレクタ33は、シフトレジスタ30、
31の出力”a”、”b”の一方を選択するよう切替え
を行うもので、出力端子34に図7の92の信号列{c
i }のような復元された復調出力データを送出する。
の遅延をデータに与えるものであり、それぞれ位相変換
器24、25の出力データを受信クロックfo’により
入力し、セレクタ33にインターレース信号中の前記遅
延なしと遅延ありのデータである”a”、”b”を遅延
して送出する。セレクタ33は、シフトレジスタ30、
31の出力”a”、”b”の一方を選択するよう切替え
を行うもので、出力端子34に図7の92の信号列{c
i }のような復元された復調出力データを送出する。
【0018】以上の構成において、位相変換器24の出
力データ”a”と位相変換器25の出力データ”b”
(このビットの組を(a、b)と書く)は、互いにnビ
ット分の遅延時間差(fo’クロックで)があるため、
復号データが正しく得られており、インターレース信号
の遅延なしと遅延ありの2データを位相変換器24、2
5が正しくラッチする動作位相(同期状態)では、両デ
ータは全く同一になるはずである。また、前記位相変換
器24の出力データ”a”と位相変換器25の出力デー
タ”b”には、それぞれシフトレジスタ21の出力”
c”と可変シフトレジスタ19の出力の有効ゲート信
号”d”が対応し(このビットの組を(c,d)と書
く)、該”c”、”d”が前記”a”、”b”の有効・
無効を表している。これは復号ビット”a”が正しいか
どうかの判定が”c”で示され、復号ビット”b”が正
しいかどうかが”d”で示されているからである。な
お、有効ゲート信号側に位相変換器がないのは、有効ゲ
ート信号はmビット単位で変化するので、数ビットのず
れは無視してよいからである。
力データ”a”と位相変換器25の出力データ”b”
(このビットの組を(a、b)と書く)は、互いにnビ
ット分の遅延時間差(fo’クロックで)があるため、
復号データが正しく得られており、インターレース信号
の遅延なしと遅延ありの2データを位相変換器24、2
5が正しくラッチする動作位相(同期状態)では、両デ
ータは全く同一になるはずである。また、前記位相変換
器24の出力データ”a”と位相変換器25の出力デー
タ”b”には、それぞれシフトレジスタ21の出力”
c”と可変シフトレジスタ19の出力の有効ゲート信
号”d”が対応し(このビットの組を(c,d)と書
く)、該”c”、”d”が前記”a”、”b”の有効・
無効を表している。これは復号ビット”a”が正しいか
どうかの判定が”c”で示され、復号ビット”b”が正
しいかどうかが”d”で示されているからである。な
お、有効ゲート信号側に位相変換器がないのは、有効ゲ
ート信号はmビット単位で変化するので、数ビットのず
れは無視してよいからである。
【0019】ところで、受信装置が前記の同期状態にあ
る場合、データ”a”とデータ”b”とは同一データで
あり、また、データ”b”から見るとデータ”a”は
(fo’クロックで)nビット前の同一データであり、
データ”a”の後続のn−1個のデータはシフトレジス
タ20に蓄積されている。このことから、同期状態では
セレクタ33に、シフトレジスタ31を介し出力される
データ”b”の信号を選択出力させておき、シャドーイ
ング等によるデータの瞬断等が生じデータ”b”に異常
が生じた場合に、異常を有効ゲート信号”d”により判
定しセレクタを切り換え正常な同一データ”a”側の信
号を出力する。そして、データ”b”が正常に戻ったこ
とを有効ゲート信号”d”により検出されたらデータ”
b”側の信号に切り換える。ここで、シフトレジスタ2
0は、このとき蓄積された2nビットのデータが出力し
終わる以前にデータ”b”は正常に戻るように、シフト
レジスタ20のビット数2nを十分大きくとっておくこ
とがのぞましい。また、データが正常化したとき最初の
同期状態になるように位相変換器及びシフトレジスタ1
8、19を操作し調整する。
る場合、データ”a”とデータ”b”とは同一データで
あり、また、データ”b”から見るとデータ”a”は
(fo’クロックで)nビット前の同一データであり、
データ”a”の後続のn−1個のデータはシフトレジス
タ20に蓄積されている。このことから、同期状態では
セレクタ33に、シフトレジスタ31を介し出力される
データ”b”の信号を選択出力させておき、シャドーイ
ング等によるデータの瞬断等が生じデータ”b”に異常
が生じた場合に、異常を有効ゲート信号”d”により判
定しセレクタを切り換え正常な同一データ”a”側の信
号を出力する。そして、データ”b”が正常に戻ったこ
とを有効ゲート信号”d”により検出されたらデータ”
b”側の信号に切り換える。ここで、シフトレジスタ2
0は、このとき蓄積された2nビットのデータが出力し
終わる以前にデータ”b”は正常に戻るように、シフト
レジスタ20のビット数2nを十分大きくとっておくこ
とがのぞましい。また、データが正常化したとき最初の
同期状態になるように位相変換器及びシフトレジスタ1
8、19を操作し調整する。
【0020】このように、同期状態では常に有効ゲート
信号(c,d)を監視しておき、一方が無効になったと
きには、有効ゲート信号側のデータ”a”又は”b”を
セレクタ33で選択して出力してシャドーイングによる
データの欠落等を生じないようにする。本発明は慨ねこ
のような原理で時間ダイバーシティを実現するものであ
る。
信号(c,d)を監視しておき、一方が無効になったと
きには、有効ゲート信号側のデータ”a”又は”b”を
セレクタ33で選択して出力してシャドーイングによる
データの欠落等を生じないようにする。本発明は慨ねこ
のような原理で時間ダイバーシティを実現するものであ
る。
【0021】このための制御を行うのが組合せ判定回路
28であり、その一具体例のブロック図を図3に示す。
以下、組合せ判定回路28の動作について説明する。
28であり、その一具体例のブロック図を図3に示す。
以下、組合せ判定回路28の動作について説明する。
【0022】組合せ判定回路28は、一致度カウンタ6
1、タイマ62、同期判定回路63、制御回路64から
構成されている。また、復号データが正常が否か(有効
・無効)、及び受信装置が同期状態か否かは、有効ゲー
ト信号(c、d)の状態、及びデータ(a、b)の一致
度により判定できるので、これらを入力とし、位相変換
器24、25のシフト信号、可変シフトレジスタ18、
19の遅延量調整用のシフト信号、及びセレクタ33用
のセレクタ信号を出力する。
1、タイマ62、同期判定回路63、制御回路64から
構成されている。また、復号データが正常が否か(有効
・無効)、及び受信装置が同期状態か否かは、有効ゲー
ト信号(c、d)の状態、及びデータ(a、b)の一致
度により判定できるので、これらを入力とし、位相変換
器24、25のシフト信号、可変シフトレジスタ18、
19の遅延量調整用のシフト信号、及びセレクタ33用
のセレクタ信号を出力する。
【0023】受信装置の前記同期状態の判定は、デー
タ”a”、”b”を入力とするEX−OR回路61(排
他的論理和回路)の出力により両データの一致をみて行
う。制御回路64は定期的に同期判定のスタートパルス
を発生しタイマをスタートとさせる。同時に一致度カウ
ンタ61により、データ”a”、”b”の一致数をカウ
ントさせる。タイマ62が一定時間後にカウント終了パ
ルスを出力すると、一致度カウンタ61はそのときの一
致個数値(カウント値)を同期判定回路63に出力す
る。同期判定回路63は、予め定めた数値を設定してお
り、前記一致個数値をその数値と比較し、前記設定数値
以上のとき同期状態と判定し、同期信号を制御回路に送
出する。また、同期判定回路63では受信装置が同期状
態から非同期状態を検出する場合と非同期状態から同期
状態を検出する場合とで前記設定数値を変更可能になっ
ており、通常は非同期状態から同期状態を検出する方が
設定数値を高くして条件を厳しくしている(以下、非同
期から同期を判定する場合の設定値を「条件1」、同期
から非同期を判定する場合の設定値を「条件2」とす
る)。
タ”a”、”b”を入力とするEX−OR回路61(排
他的論理和回路)の出力により両データの一致をみて行
う。制御回路64は定期的に同期判定のスタートパルス
を発生しタイマをスタートとさせる。同時に一致度カウ
ンタ61により、データ”a”、”b”の一致数をカウ
ントさせる。タイマ62が一定時間後にカウント終了パ
ルスを出力すると、一致度カウンタ61はそのときの一
致個数値(カウント値)を同期判定回路63に出力す
る。同期判定回路63は、予め定めた数値を設定してお
り、前記一致個数値をその数値と比較し、前記設定数値
以上のとき同期状態と判定し、同期信号を制御回路に送
出する。また、同期判定回路63では受信装置が同期状
態から非同期状態を検出する場合と非同期状態から同期
状態を検出する場合とで前記設定数値を変更可能になっ
ており、通常は非同期状態から同期状態を検出する方が
設定数値を高くして条件を厳しくしている(以下、非同
期から同期を判定する場合の設定値を「条件1」、同期
から非同期を判定する場合の設定値を「条件2」とす
る)。
【0024】また、制御回路64は、有効ゲート信号
(c,d)の状態に基づきデータ”a”及び”b”が有
効か無効かを常に監視しており、前記同期判定回路63
の動作、非動作を制御するとともに、セレクタ33の切
替を制御する。制御回路64は、有効ゲート信号”c”
=”無効”を入力した時、有効ゲート信号”d”が有
効、無効に関わらず前記同期判定回路63の前記判定動
作を停止させる。また、(c,d)=(有効、有効)と
なると同期判定回路63の同期判定の動作を行わせ、デ
ータ”a”、”b”の一致度を判定して非同期時には位
相変換器及び可変シフトレジスタのシフトを制御し同期
状態に引き込む。
(c,d)の状態に基づきデータ”a”及び”b”が有
効か無効かを常に監視しており、前記同期判定回路63
の動作、非動作を制御するとともに、セレクタ33の切
替を制御する。制御回路64は、有効ゲート信号”c”
=”無効”を入力した時、有効ゲート信号”d”が有
効、無効に関わらず前記同期判定回路63の前記判定動
作を停止させる。また、(c,d)=(有効、有効)と
なると同期判定回路63の同期判定の動作を行わせ、デ
ータ”a”、”b”の一致度を判定して非同期時には位
相変換器及び可変シフトレジスタのシフトを制御し同期
状態に引き込む。
【0025】以下、(1)受信装置を始動させた初期状
態や長期のシャドーイングの後の状態のような非同期状
態から同期状態にする場合(「非同期−同期」の場合)
と、(2)受信装置が正常動作中にシャドーイング等に
よる短期的にデータ欠落状態になりその非同期状態から
同期状態にする場合(「同期−非同期−同期」の場合)
に分けて組合せ判定回路28の動作を説明する。
態や長期のシャドーイングの後の状態のような非同期状
態から同期状態にする場合(「非同期−同期」の場合)
と、(2)受信装置が正常動作中にシャドーイング等に
よる短期的にデータ欠落状態になりその非同期状態から
同期状態にする場合(「同期−非同期−同期」の場合)
に分けて組合せ判定回路28の動作を説明する。
【0026】(1)「非同期−同期」の場合。
【0027】装置の起動時や長いシャドーイング等の後
の状態のような場合、可変シフトレジスタ18、シフト
レジスタ20、位相変換器24、25は正しいデータ列
で満たされていないので、組合せ判定回路28はとりあ
えずシフトレジスタ31の出力が出力端子34に送出さ
れるようにセレクタを設定する。また、有効ゲート信号
が入力される可変シフトレジスタ19、シフトレジスタ
21も同様であり、制御回路64は(c,d)=(有
効、有効)となるまで、同期判定回路63の判定動作を
停止させる。(c,d)=(有効、有効)になると、制
御回路64は同期判定回路63の同期判定動作を開始さ
せる。同期判定結果が非同期の場合、一回の同期判定毎
に位相変換器24、25のラッチタイミングをトグル状
に同じ方向に(非同期の判定毎に1ビット前後に)シフ
トさせて同期するのを待つ。この場合は条件1を使って
データ列(a,b)の一致度をみて同期判定を行う。い
ずれ復号データは正常になりシフトレジスタ20の入力
及び出力が遅延なしと遅延ありの同一データとなるタイ
ミングで位相変換器24、25が入力データをラッチす
ることになり同期状態に入るであろう。一旦、同期が確
立すると非同期になってないかどうかを条件2を使って
一致度の監視を続ける。上述の操作の間、組合せ判定回
路28はシフトレジスタ31の出力が出力端子34に送
出されるようにセレクタ33を選択しており、同期状態
になればいち早く正常なデータが出力される。
の状態のような場合、可変シフトレジスタ18、シフト
レジスタ20、位相変換器24、25は正しいデータ列
で満たされていないので、組合せ判定回路28はとりあ
えずシフトレジスタ31の出力が出力端子34に送出さ
れるようにセレクタを設定する。また、有効ゲート信号
が入力される可変シフトレジスタ19、シフトレジスタ
21も同様であり、制御回路64は(c,d)=(有
効、有効)となるまで、同期判定回路63の判定動作を
停止させる。(c,d)=(有効、有効)になると、制
御回路64は同期判定回路63の同期判定動作を開始さ
せる。同期判定結果が非同期の場合、一回の同期判定毎
に位相変換器24、25のラッチタイミングをトグル状
に同じ方向に(非同期の判定毎に1ビット前後に)シフ
トさせて同期するのを待つ。この場合は条件1を使って
データ列(a,b)の一致度をみて同期判定を行う。い
ずれ復号データは正常になりシフトレジスタ20の入力
及び出力が遅延なしと遅延ありの同一データとなるタイ
ミングで位相変換器24、25が入力データをラッチす
ることになり同期状態に入るであろう。一旦、同期が確
立すると非同期になってないかどうかを条件2を使って
一致度の監視を続ける。上述の操作の間、組合せ判定回
路28はシフトレジスタ31の出力が出力端子34に送
出されるようにセレクタ33を選択しており、同期状態
になればいち早く正常なデータが出力される。
【0028】(2)「同期−非同期−同期」の場合。
【0029】組合せ判定回路28が同期と判定している
間は前記のように、シフトレジスタ31の出力データ”
b”が出力端子34に送出されるようにセレクタ33が
動作しており、また、この状態では、同期判定回路63
は非同期になるかどうかを前記条件2により監視しい
る。ここで、シャドーイング等によりデータの欠落等が
生じると、一定時間後(βビット期間後とする)に非同
期と判定され、非同期を示す信号を制御回路64に送出
し、制御回路64はセレクタ信号を出力し、セレクタ3
3は出力をシフトレジスタ30からの正常な信号”a”
に切り換える。同時に制御回路64は、同期状態になる
まで(信号”a”又はシフトレジスタ20の出力の)デ
ータのビット数(クロック数)を、内蔵するカウンタに
よりカウントする(カウンタのカウント数は信号”a”
かシフトレジスタ20の出力か、即ちクロックfo’か
2fo’かにより異なるが、以下クロック2fo’のカ
ウントで説明する)。ここで、シフトレジスタ30、3
1の役割は、条件2により非同期と判定されるまでの間
(後述のfo’クロックのβビット相当期間)に、でた
らめなデータがセレクタ33から出力されるのを防止す
ることである。
間は前記のように、シフトレジスタ31の出力データ”
b”が出力端子34に送出されるようにセレクタ33が
動作しており、また、この状態では、同期判定回路63
は非同期になるかどうかを前記条件2により監視しい
る。ここで、シャドーイング等によりデータの欠落等が
生じると、一定時間後(βビット期間後とする)に非同
期と判定され、非同期を示す信号を制御回路64に送出
し、制御回路64はセレクタ信号を出力し、セレクタ3
3は出力をシフトレジスタ30からの正常な信号”a”
に切り換える。同時に制御回路64は、同期状態になる
まで(信号”a”又はシフトレジスタ20の出力の)デ
ータのビット数(クロック数)を、内蔵するカウンタに
よりカウントする(カウンタのカウント数は信号”a”
かシフトレジスタ20の出力か、即ちクロックfo’か
2fo’かにより異なるが、以下クロック2fo’のカ
ウントで説明する)。ここで、シフトレジスタ30、3
1の役割は、条件2により非同期と判定されるまでの間
(後述のfo’クロックのβビット相当期間)に、でた
らめなデータがセレクタ33から出力されるのを防止す
ることである。
【0030】制御回路64は(c,d)=(有効、有
効)、即ち、受信データが有効となるまで同期判定回路
63の判定動作を停止させ、(c,d)=(有効、有
効)となると、判定動作を開始させる。制御回路64
は、計測区間毎(タイマ計測期間毎)に同期判定回路6
3からの同期信号を調べ非同期ならば、位相変換器25
のデータが位相のずれを起こしているとみなし、該位相
変換器25にシフト信号を送りラッチタイミングをシフ
トさせ、”b”のデータを変化させ再び同期判定のため
にタイマ等にスタートパルスを送出する。そして更に非
同期と判定されると、今度は可変シフトレジスタ18、
19にシフト信号を送りデータ”b”のデータ及び有効
ゲート信号を変化させて(可変シフトレジスタ18、1
9の後続の出力データ及び有効ゲート信号の後続の信号
への飛び越し操作を行い)、引続き同期判定を行う。前
記の位相変換器25及びシフトレジスタ18、19の動
作は同期がとれるまで順次繰り返す。
効)、即ち、受信データが有効となるまで同期判定回路
63の判定動作を停止させ、(c,d)=(有効、有
効)となると、判定動作を開始させる。制御回路64
は、計測区間毎(タイマ計測期間毎)に同期判定回路6
3からの同期信号を調べ非同期ならば、位相変換器25
のデータが位相のずれを起こしているとみなし、該位相
変換器25にシフト信号を送りラッチタイミングをシフ
トさせ、”b”のデータを変化させ再び同期判定のため
にタイマ等にスタートパルスを送出する。そして更に非
同期と判定されると、今度は可変シフトレジスタ18、
19にシフト信号を送りデータ”b”のデータ及び有効
ゲート信号を変化させて(可変シフトレジスタ18、1
9の後続の出力データ及び有効ゲート信号の後続の信号
への飛び越し操作を行い)、引続き同期判定を行う。前
記の位相変換器25及びシフトレジスタ18、19の動
作は同期がとれるまで順次繰り返す。
【0031】前記内蔵カウンタがカウントを開始してか
ら、同期判定回路63からの同期信号により、lビット
目(n>l)に同期の確立が確認されたとすると、この
ときのシフトレジスタ20内のデータの状態は、図10
のようになる。同図においてシフトレジスタの右側から
2βビットは同期検出に要した時間に対応し、中央の2
βビットは非同期の検出に要した時間に対応している
(これらの検出期間は同期又は非同期の検出のための前
記条件1、2の設定等により互いに異なる値を持つこと
が多いが、説明の都合上等しいものとし2βとする。な
お、シフトレジスタ30、31の段数はβ程度にするこ
とが望ましい。)。このような同期状態が検出された
後、以前入力され有効と判定されたシフトレジスタ20
の出力側のデータ(2n−l−2β)ビットが出力され
る間、同期判定回路63は非同期になっていないかどう
かを条件2により監視し続ける。
ら、同期判定回路63からの同期信号により、lビット
目(n>l)に同期の確立が確認されたとすると、この
ときのシフトレジスタ20内のデータの状態は、図10
のようになる。同図においてシフトレジスタの右側から
2βビットは同期検出に要した時間に対応し、中央の2
βビットは非同期の検出に要した時間に対応している
(これらの検出期間は同期又は非同期の検出のための前
記条件1、2の設定等により互いに異なる値を持つこと
が多いが、説明の都合上等しいものとし2βとする。な
お、シフトレジスタ30、31の段数はβ程度にするこ
とが望ましい。)。このような同期状態が検出された
後、以前入力され有効と判定されたシフトレジスタ20
の出力側のデータ(2n−l−2β)ビットが出力され
る間、同期判定回路63は非同期になっていないかどう
かを条件2により監視し続ける。
【0032】そして、(2n−l−2β)ビットの間、
同期を維持していたら、次の(2β+l)ビットの間、
同期判定回路63の動作を停止させる。この同期判定回
路63の動作の停止は、前記約(2n−l−2β)のビ
ット系列後、同期−非同期−同期の間に入力した誤りビ
ット系列(2β+l)ビットがシフトレジスタ20から
出力されるので、この間同期判定回路63を停止させ、
同期が外れないようにするものである。また、前記(2
β+l)ビット後、正しいデータがシフトレジスタ20
から出力されるが、このとき(a,b)系列に位相ずれ
が生じているかもしれないので、同期判定回路63は強
制的に非同期との判定を行い、(c,d)=(有効、有
効)であることを確認して同期確立操作を行う。即ち、
同期判定回路63が非同期信号を送出し位相変換器24
をシフトさせ、条件1を使ってデータ列(a,b)の一
致度をみて同期判定をおこなう。通常、正しいデータに
より再び同期が確立するので、その後は非同期なってい
ないかどうか条件2を使って監視を続ける。また、最初
の同期確立後(fo’クロックで)βビットの期間はβ
ビットの遅延量のあるシフトレジスタ31に誤りビット
が残っている可能性があるのでβビット経過しても同期
を維持していたら、シフトレジスタ31の出力が出力端
子34から出力されるようにセレクタ33を切り換え
る。
同期を維持していたら、次の(2β+l)ビットの間、
同期判定回路63の動作を停止させる。この同期判定回
路63の動作の停止は、前記約(2n−l−2β)のビ
ット系列後、同期−非同期−同期の間に入力した誤りビ
ット系列(2β+l)ビットがシフトレジスタ20から
出力されるので、この間同期判定回路63を停止させ、
同期が外れないようにするものである。また、前記(2
β+l)ビット後、正しいデータがシフトレジスタ20
から出力されるが、このとき(a,b)系列に位相ずれ
が生じているかもしれないので、同期判定回路63は強
制的に非同期との判定を行い、(c,d)=(有効、有
効)であることを確認して同期確立操作を行う。即ち、
同期判定回路63が非同期信号を送出し位相変換器24
をシフトさせ、条件1を使ってデータ列(a,b)の一
致度をみて同期判定をおこなう。通常、正しいデータに
より再び同期が確立するので、その後は非同期なってい
ないかどうか条件2を使って監視を続ける。また、最初
の同期確立後(fo’クロックで)βビットの期間はβ
ビットの遅延量のあるシフトレジスタ31に誤りビット
が残っている可能性があるのでβビット経過しても同期
を維持していたら、シフトレジスタ31の出力が出力端
子34から出力されるようにセレクタ33を切り換え
る。
【0033】以上の動作において、同期確立後の(2n
−l−2β)ビットの監視期間にもし非同期になってい
たら、これは(2n−l−2β)のビット系列が正しい
データで満たされていない場合に生じるので、受信装置
の初期動作のような前記(1)の「非同期−同期」の操
作を行う。また、同期から非同期になり、前記内蔵カウ
ンタの非同期のカウント値が2n経過しても再同期でき
ない場合も同様に前記(1)の操作を行う。
−l−2β)ビットの監視期間にもし非同期になってい
たら、これは(2n−l−2β)のビット系列が正しい
データで満たされていない場合に生じるので、受信装置
の初期動作のような前記(1)の「非同期−同期」の操
作を行う。また、同期から非同期になり、前記内蔵カウ
ンタの非同期のカウント値が2n経過しても再同期でき
ない場合も同様に前記(1)の操作を行う。
【0034】また、上述の操作中における同期が維持さ
れている状態で有効ゲート信号が無効になった場合のセ
レクタ33の操作は、(c,d)=(有効、無効)にな
った場合は、(fo’クロックで)βビット後までの間
に、出力端子34にシフトレジスタ30の出力が送出さ
れるようセレクタ33を切り換える。また、(c,d)
=(無効、有効)になった場合は、同様にβビット後ま
での間に、出力端子34にシフトレジスタ31の出力が
送出されるようセレクタを切り替える。
れている状態で有効ゲート信号が無効になった場合のセ
レクタ33の操作は、(c,d)=(有効、無効)にな
った場合は、(fo’クロックで)βビット後までの間
に、出力端子34にシフトレジスタ30の出力が送出さ
れるようセレクタ33を切り換える。また、(c,d)
=(無効、有効)になった場合は、同様にβビット後ま
での間に、出力端子34にシフトレジスタ31の出力が
送出されるようセレクタを切り替える。
【0035】セレクタ33において、シフトレジスタ3
0の出力が入力される方を”A側”、シフトレジスタ3
1の出力が入力される方を”B側”とし、制御回路64
によるその切替操作のフローを図11に示す。
0の出力が入力される方を”A側”、シフトレジスタ3
1の出力が入力される方を”B側”とし、制御回路64
によるその切替操作のフローを図11に示す。
【0036】以上、入力ディジタル信号の遅延ありと遅
延なしの2信号のインターレース信号の実施例により本
発明の時間ダイバーシティ通信方法について説明してき
たが、入力デイジタル信号の3以上のインターレース信
号に対して本発明の適用することができることはいうま
でもない。この場合は受信装置においてインターレース
信号から入力デイジタル信号を分離、抽出するための遅
延手段及び有効ゲート信号の遅延手段を増設すると共
に、対応する構成のセレクタを設けこれを有効ゲート信
号に基づき組合せ判定回路により切替える。また、同期
操作は組合せ判定回路で順次遅延された複数の入力デイ
ジタル信号の隣り合う信号同士の同期状態をそれぞれ判
定し、非同期時は特定の信号組の同期状態を基準にする
ような同期の優先順位の設定のもと、前記のような位相
の調整を行って同期させればよい。
延なしの2信号のインターレース信号の実施例により本
発明の時間ダイバーシティ通信方法について説明してき
たが、入力デイジタル信号の3以上のインターレース信
号に対して本発明の適用することができることはいうま
でもない。この場合は受信装置においてインターレース
信号から入力デイジタル信号を分離、抽出するための遅
延手段及び有効ゲート信号の遅延手段を増設すると共
に、対応する構成のセレクタを設けこれを有効ゲート信
号に基づき組合せ判定回路により切替える。また、同期
操作は組合せ判定回路で順次遅延された複数の入力デイ
ジタル信号の隣り合う信号同士の同期状態をそれぞれ判
定し、非同期時は特定の信号組の同期状態を基準にする
ような同期の優先順位の設定のもと、前記のような位相
の調整を行って同期させればよい。
【0037】また、本発明の前記一実施例においては受
信装置の同期操作に可変シフトレジスタのシフトを組み
合わせており常に速やかな同期状態への復帰を行う構成
を採用しているが、組合せ判定回路による位相変換器2
4、25のシフトのみ(一方及び両方のシフト)により
同期させることも可能であり、可変シフトレジスタ1
8、19を省略した構成を採用することも可能である。
信装置の同期操作に可変シフトレジスタのシフトを組み
合わせており常に速やかな同期状態への復帰を行う構成
を採用しているが、組合せ判定回路による位相変換器2
4、25のシフトのみ(一方及び両方のシフト)により
同期させることも可能であり、可変シフトレジスタ1
8、19を省略した構成を採用することも可能である。
【0038】更に、本発明の前記一実施例においては受
信装置においては、シフトレジスタ30、31を設けセ
レクタの切替の遅れによる不正データの発生を防止して
いるが、僅かな不正データの発生を許容できるか、セレ
クタ切替のタイミングを厳格化する等によりこれを省略
した構成で本発明を実施することも可能である。
信装置においては、シフトレジスタ30、31を設けセ
レクタの切替の遅れによる不正データの発生を防止して
いるが、僅かな不正データの発生を許容できるか、セレ
クタ切替のタイミングを厳格化する等によりこれを省略
した構成で本発明を実施することも可能である。
【0039】
【発明の効果】以上説明したように、本発明の時間ダイ
バーシティ通信方法及びその装置によれば、受信レベル
の状態でなく受信復号データのデータの誤り率の程度又
は誤り訂正処理の状況に基づき生成した有効ゲート信号
により復号データの有効・無効を判定、監視して時間ダ
イバーシティを行うことから、常に符号誤りの無いデー
タを選択出力することができ、信頼性の高いダイバーシ
ティ通信を実現することができる。また、本発明によれ
ばデータが有効である場合は速やかに同期状態への引き
込みを行うことが可能であり、また同期状態においても
同期はずれを常に監視する時間ダイバーシティ通信方法
及びその装置を提供することができる。更に、本発明に
よれば、バッファ、可変遅延手段及び出力側の第三、第
四の遅延手段を具備することにより、シャドーイング等
による電波の瞬断、その他の原因により受信クロック同
期がはずれビットずれが生じてもこれを吸収でき、ま
た、復号データの瞬断やデータの不正があっても復号デ
ータの欠落の発生が少く、更に、正しいデータへの切替
時に不正なデータの発生を防止できる時間ダイバーシテ
ィ通信方法及びその装置を提供することができる。
バーシティ通信方法及びその装置によれば、受信レベル
の状態でなく受信復号データのデータの誤り率の程度又
は誤り訂正処理の状況に基づき生成した有効ゲート信号
により復号データの有効・無効を判定、監視して時間ダ
イバーシティを行うことから、常に符号誤りの無いデー
タを選択出力することができ、信頼性の高いダイバーシ
ティ通信を実現することができる。また、本発明によれ
ばデータが有効である場合は速やかに同期状態への引き
込みを行うことが可能であり、また同期状態においても
同期はずれを常に監視する時間ダイバーシティ通信方法
及びその装置を提供することができる。更に、本発明に
よれば、バッファ、可変遅延手段及び出力側の第三、第
四の遅延手段を具備することにより、シャドーイング等
による電波の瞬断、その他の原因により受信クロック同
期がはずれビットずれが生じてもこれを吸収でき、ま
た、復号データの瞬断やデータの不正があっても復号デ
ータの欠落の発生が少く、更に、正しいデータへの切替
時に不正なデータの発生を防止できる時間ダイバーシテ
ィ通信方法及びその装置を提供することができる。
【図1】本発明の一実施例を示す図である。
【図2】位相変換器の構成と動作タイムチャートを示す
図である。
図である。
【図3】組合せ判定回路の構成を示すブロック図であ
る。
る。
【図4】従来のダイバーシティ通信方式の構成を示すブ
ロック図である。
ロック図である。
【図5】符号器の構成を示すブロック図である。
【図6】展開回路、合成制御回路及び合成回路の構成を
示すブロック図である。
示すブロック図である。
【図7】送受信信号の時間割当の構成を示す図である。
【図8】伝送符号化データ列の構成を示す図である。
【図9】復号データ列に対応する有効ゲート信号を示す
図である。
図である。
【図10】シフトレジスタ20におけるデータ列を示す
図である。
図である。
【図11】セレクタの切替操作を示す図である。
10 入力端子 11 伝送路符号器 12 変調器 13 低雑音増幅器 14 復調器 15 伝送路符号器 16、17 バッファ 18、19 可変シフトレジスタ 20、21 シフトレジスタ 22 発振器 23 2分周回路 24、25 位相変換器 28 組合せ判定回路 30、31 シフトレジスタ 33 セレクタ 34 出力端子 35 D型フリップフロップ 36、60 排他的論理和(EX−OR) 61 一致度カウンタ 62 タイマ 63 同期判定回路 64 制御回路
Claims (9)
- 【請求項1】 送信側において入力デイジタル信号をn
ビット単位で現デイジタル信号と過去のデイジタル信号
とをNビット列インターレースしN倍に速度変換し、前
記インターレースされたディジタル信号(インターレー
ス信号)にm(m<n)ビット単位で冗長ビットを付加
して誤り訂正符号化して送信し、受信側においては復調
された前記インターレース信号の有効性を前記冗長ビッ
トを利用して判定し、判定結果に基づき有効ビットを選
択し1/Nに速度変換して受信ディジタル信号を出力す
ることを特徴とする時間ダイバーシティ通信方法。 - 【請求項2】 送信側において入力デイジタル信号をn
ビット単位で現デイジタル信号と過去のデイジタル信号
とを2ビット列インターレースし2倍に速度変換し、前
記インターレースされたディジタル信号(インターレー
ス信号)にm(m<n)ビット単位で冗長ビットを付加
して誤り訂正符号化して送信し、受信側においては復調
された前記インターレース信号の有効性を前記冗長ビッ
トを利用して判定し、判定結果に基づき有効ビットを選
択し1/2に速度変換して受信デイジタル信号を出力す
ることを特徴とする時間ダイバーシティ通信方法。 - 【請求項3】 送信側において入力デイジタル信号をn
ビット単位で現デイジタル信号と過去のデイジタル信号
とをNビット列インターレースしN倍に速度変換する速
度変換手段と、前記インターレースされたディジタル信
号(インターレース信号)にm(m<n)ビット単位で
冗長ビットを付加して誤り訂正符号化する誤り訂正符号
化手段とを有し、受信側においては復調された前記イン
ターレース信号の有効性を前記冗長ビットを利用して判
定する有効性判定手段と、前記有効性判定手段に基づき
有効ビットを選択し1/Nに速度変換して受信ディジタ
ル信号を出力する出力手段とを有することを特徴とする
時間ダイバーシティ通信装置。」 - 【請求項4】 受信復調信号から復号ビット列と該ビッ
ト列の有効・無効判定信号を出力する復号手段と、復号
ビット列に遅延を与える第一の遅延手段と、前記復号ビ
ット列及び遅延手段の出力のビット列から前記インター
レース信号を分離する第一、第二の位相変換器と、前記
第一、第二の位相変換器出力を選択出力するセレクタ手
段と、前記有効・無効信号に遅延を与える第二の遅延手
段と、第二の遅延手段の入力及び出力の状態によりセレ
クタ手段を切替制御を行う判定手段とを具備することを
特徴とする時間ダイバーシティ受信装置。 - 【請求項5】 請求項4記載の時間ダイバーシティ受信
装置において、前記判定回路は前記第二の遅延手段の入
力及び出力の信号が有効のとき、第一の位相変換器の出
力と第二の移送変換器の出力の一致度を検出し、前記一
致度に基づいて前記第一、第二の位相変換器の出力位相
を調整する制御回路を具備することを特徴とする時間ダ
イバーシティ受信装置。 - 【請求項6】 請求項4の記載の時間ダイバーシティ受
信装置において、復調手段と第一、第二の遅延手段との
間にそれぞれ第一、第二のバッファ、及び前記第一、第
二のバッファの出力をそれぞれ入力とする第一、第二の
可変遅延手段を具備することを特徴とする時間ダイバー
シティ受信装置。 - 【請求項7】 請求項6記載の時間ダイバーシティ受信
装置のおいて、前記判定回路は前記第二の遅延手段の入
力及び出力の信号が有効のとき、第一の位相変換器の出
力と第二の位相変換器の出力の一致度を検出し、前記一
致度に基づいて前記第一、第二の位相変換器及び前記第
一、第二の可変遅延手段の出力位相を調整する制御回路
を具備することを特徴とする時間ダイバーシティ受信装
置。 - 【請求項8】 請求項4、5、6又は7記載の時間ダイ
バーシティ受信装置において、前記第一、第二の位相変
換器とセレクタ手段との間に第三、第四の遅延手段を具
備することを特徴とする時間ダイバーシティ受信装置。 - 【請求項9】 前記第一、第二、第三、第四遅延手段及
び第一、第二可変遅延手段はそれぞれシフトレジスタで
構成され、前記第一、第二遅延手段及び前記第一、第二
可変遅延手段は受信クロック周波数に略等しい周波数の
クロックが供給され、前記第三、第四遅延手段及び第
一、第二位相変換器には受信クロック周波数の略1/2
周波数のクロックが供給されることを特徴とする時間ダ
イバーシティ受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7045609A JP2778509B2 (ja) | 1995-03-06 | 1995-03-06 | 時間ダイバーシティ通信方法及びその装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7045609A JP2778509B2 (ja) | 1995-03-06 | 1995-03-06 | 時間ダイバーシティ通信方法及びその装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08242218A JPH08242218A (ja) | 1996-09-17 |
JP2778509B2 true JP2778509B2 (ja) | 1998-07-23 |
Family
ID=12724117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7045609A Expired - Lifetime JP2778509B2 (ja) | 1995-03-06 | 1995-03-06 | 時間ダイバーシティ通信方法及びその装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2778509B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009514413A (ja) | 2005-10-27 | 2009-04-02 | クゥアルコム・インコーポレイテッド | 無線通信システムにおけるサービングセクタを保守する方法 |
US20090207790A1 (en) | 2005-10-27 | 2009-08-20 | Qualcomm Incorporated | Method and apparatus for settingtuneawaystatus in an open state in wireless communication system |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58177048A (ja) * | 1982-04-09 | 1983-10-17 | Nippon Telegr & Teleph Corp <Ntt> | ダイバ−シテイ通信方式 |
-
1995
- 1995-03-06 JP JP7045609A patent/JP2778509B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08242218A (ja) | 1996-09-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |