JP2906800B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2906800B2 JP2906800B2 JP4014891A JP1489192A JP2906800B2 JP 2906800 B2 JP2906800 B2 JP 2906800B2 JP 4014891 A JP4014891 A JP 4014891A JP 1489192 A JP1489192 A JP 1489192A JP 2906800 B2 JP2906800 B2 JP 2906800B2
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- Japan
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- semiconductor integrated
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にエミッタ開口部の周囲に自己整合的なベース引
き出し部を有するバイポーラトランジスタを使用した半
導体集積回路装置におけるベース層のシート抵抗を測定
するチェックパタントランジスタに関する。
し、特にエミッタ開口部の周囲に自己整合的なベース引
き出し部を有するバイポーラトランジスタを使用した半
導体集積回路装置におけるベース層のシート抵抗を測定
するチェックパタントランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタ（以下、トラン
ジスタと記す）において、ベース層のシート抵抗は製造
上の重要なパラメータである。
ジスタと記す）において、ベース層のシート抵抗は製造
上の重要なパラメータである。
【０００３】通常のトランジスタにおいては、ベース層
のシート抵抗は例えばピンチオフ抵抗を形成することに
より測定できる。しかし、エミッタ開口部の周囲から自
己整合的にベースを引き出すようなトランジスタ構造で
は、これは困難である。
のシート抵抗は例えばピンチオフ抵抗を形成することに
より測定できる。しかし、エミッタ開口部の周囲から自
己整合的にベースを引き出すようなトランジスタ構造で
は、これは困難である。
【０００４】図３（ａ）は従来のベース層のシート抵抗
を測定するチェックパタントランジスタ（内部の集積回
路を構成するトランジスタと概略同じ構造になってい
る）の平面図であり、図３（ｂ）は図３（ａ）のＡ−Ｂ
線における断面図である。同図を参照すると、このチェ
ックパタントランジスタは、ｐ型半導体基板１とｎ型エ
ピタキシャル層２とからなる半導体基体上に絶縁膜３が
形成され、絶縁膜３に設けられたエミッタ開口部４のエ
ピタキシャル層２の表面に自己整合的にｐ型ベース層５
が設けられ、ｐ型ベース層５の表面におけるエミッタ開
口部４の周囲に自己整合的な位置にベース引き出し部６
が設けられ、ベース電極１８ａ，１８ｂと接続し，ベー
ス引き出し部６においてベース層５と接続するｐ+ 型ポ
リシリコン層７が絶縁膜３上に設けられ、ｎ+ 型ポリシ
リコン層１０を介してエミッタ電極１１と接続するｎ+
型エミッタ層９がエミッタ開口部４と自己整合的なベー
ス層５の表面に設けられている。
を測定するチェックパタントランジスタ（内部の集積回
路を構成するトランジスタと概略同じ構造になってい
る）の平面図であり、図３（ｂ）は図３（ａ）のＡ−Ｂ
線における断面図である。同図を参照すると、このチェ
ックパタントランジスタは、ｐ型半導体基板１とｎ型エ
ピタキシャル層２とからなる半導体基体上に絶縁膜３が
形成され、絶縁膜３に設けられたエミッタ開口部４のエ
ピタキシャル層２の表面に自己整合的にｐ型ベース層５
が設けられ、ｐ型ベース層５の表面におけるエミッタ開
口部４の周囲に自己整合的な位置にベース引き出し部６
が設けられ、ベース電極１８ａ，１８ｂと接続し，ベー
ス引き出し部６においてベース層５と接続するｐ+ 型ポ
リシリコン層７が絶縁膜３上に設けられ、ｎ+ 型ポリシ
リコン層１０を介してエミッタ電極１１と接続するｎ+
型エミッタ層９がエミッタ開口部４と自己整合的なベー
ス層５の表面に設けられている。
【０００５】次に、このトランジスタにおけるシート抵
抗の求め方を説明する。ｐ型ベース層５のシート抵抗を
ρB ，ｐ+ 型ポリシリコン層７とベース電極１８ａ（あ
るいはベース電極１８ｂ）との間の単位長当りのコンタ
クト抵抗をｒC ，ｐ+ 型ポリシリコン層７のシート抵抗
をγとする。
抗の求め方を説明する。ｐ型ベース層５のシート抵抗を
ρB ，ｐ+ 型ポリシリコン層７とベース電極１８ａ（あ
るいはベース電極１８ｂ）との間の単位長当りのコンタ
クト抵抗をｒC ，ｐ+ 型ポリシリコン層７のシート抵抗
をγとする。
【０００６】もし、通常のピンチオフ抵抗のようにｗS
の部分が無ければ、ベース電極１８ａとベース電極１８
ｂとの間の抵抗Ｒ0 は、
の部分が無ければ、ベース電極１８ａとベース電極１８
ｂとの間の抵抗Ｒ0 は、
【０００７】
【０００８】である。しかし、エミッタ開口部４の周囲
に自己整合的にベース引き出し部６が形成される場合に
は、ｗS の部分は自動的に形成される。電流が横方向に
流れると近似すれば、この部分の抵抗Ｒ1 は、
に自己整合的にベース引き出し部６が形成される場合に
は、ｗS の部分は自動的に形成される。電流が横方向に
流れると近似すれば、この部分の抵抗Ｒ1 は、
【０００９】
【００１０】であり、全体の抵抗ＲA は、
【００１１】
【００１２】となる。
【００１３】結局、ＲA は未知数を３つ（ｒC ，γ，ρ
B ）含むことになり、ｗとｌとの適当な３種類の組み合
せに対してＲA の測定を行なえばρB が得られることに
なる。ただし、電流が横方法に流れるという近似は荒い
ものであり、実際にはｗS の部分に流れる電流を小さく
して（即ち、Ｒ0 比べてＲ1 をできるだけ大きくして）
誤差を避ける必要がある。
B ）含むことになり、ｗとｌとの適当な３種類の組み合
せに対してＲA の測定を行なえばρB が得られることに
なる。ただし、電流が横方法に流れるという近似は荒い
ものであり、実際にはｗS の部分に流れる電流を小さく
して（即ち、Ｒ0 比べてＲ1 をできるだけ大きくして）
誤差を避ける必要がある。
【００１４】
【発明が解決しようとする課題】しかしながら、通常、
ρB は１０ｋΩ／□程度，γは１００Ω／□程度，ｗS
は１μｍ程度であり、Ｒ1 ＝Ｒ0 を目安とするとｗは２
００μｍ程度必要となる。このように大きな値のｗを有
するチェックパタントランジスタが最低３つ必要なた
め、従来の半導体集積回路装置ではベース層のシート抵
抗の測定用に大面積を必要とするという欠点があった。
ρB は１０ｋΩ／□程度，γは１００Ω／□程度，ｗS
は１μｍ程度であり、Ｒ1 ＝Ｒ0 を目安とするとｗは２
００μｍ程度必要となる。このように大きな値のｗを有
するチェックパタントランジスタが最低３つ必要なた
め、従来の半導体集積回路装置ではベース層のシート抵
抗の測定用に大面積を必要とするという欠点があった。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上の絶縁膜に開口部を有し、半導体
基板の表面に開口部と自己整合的なエミッタ層を有し、
ベース層における開口部の周囲に自己整合的な位置にベ
ース引き出し部を有し、ベース引き出し部とベース電極
とを接続する絶縁膜上に設けられた導電体膜を有するバ
イポーラトランジスタを含む半導体集積回路装置におい
て、開口部が閉曲線をなし、上記導電体膜がこの閉曲線
の内側および外側に設けられ、上記内側および外側に設
けられた上記導電体膜にそれぞれ接続された第１および
第２のベース電極を具備してなるベース層のシート抵抗
測定用のバイポーラトランジスタのチェックパターント
ランジスタを有している。
装置は、半導体基板上の絶縁膜に開口部を有し、半導体
基板の表面に開口部と自己整合的なエミッタ層を有し、
ベース層における開口部の周囲に自己整合的な位置にベ
ース引き出し部を有し、ベース引き出し部とベース電極
とを接続する絶縁膜上に設けられた導電体膜を有するバ
イポーラトランジスタを含む半導体集積回路装置におい
て、開口部が閉曲線をなし、上記導電体膜がこの閉曲線
の内側および外側に設けられ、上記内側および外側に設
けられた上記導電体膜にそれぞれ接続された第１および
第２のベース電極を具備してなるベース層のシート抵抗
測定用のバイポーラトランジスタのチェックパターント
ランジスタを有している。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】バイポーラトランジスタのチェックパター
ントランジスタの平面図である図１（ａ）と図１（ａ）
のＡ−Ｂ線での断面図である図１（ｂ）とを合せて参照
すると、本発明の第１の実施例では、ｐ型半導体基板１
とｎ型エピタキシャル層２とからなる半導体基体上に絶
縁膜３が形成され、絶縁膜３に設けられた半径Ｒの閉曲
線１２からなる細長いエミッタ開口部４が設けられ、こ
のエミッタ開口部４のエピタキシャル層２の表面に自己
整合的にｐ型ベース層５が設けられ、ｐ型ベース層５の
表面におけるエミッタ開口部４の周囲に自己整合的な位
置にベース引き出し部６が設けられ、ベース電極８ａ，
８ｂと接続し，ベース引き出し部６においてベース層５
と接続するｐ+ 型ポリシリコン層７が絶縁膜３上に設け
られ、ｎ+ 型ポリシリコン層１０を介してエミッタ電極
１１と接続するｎ+ 型エミッタ層９がエミッタ開口部４
と自己整合的なベース層５の表面に設けられている。ベ
ース電極８ａは閉曲線１２の内側に設けられ、ベース電
極８ｂは閉曲線１２の外側に設けられている。
ントランジスタの平面図である図１（ａ）と図１（ａ）
のＡ−Ｂ線での断面図である図１（ｂ）とを合せて参照
すると、本発明の第１の実施例では、ｐ型半導体基板１
とｎ型エピタキシャル層２とからなる半導体基体上に絶
縁膜３が形成され、絶縁膜３に設けられた半径Ｒの閉曲
線１２からなる細長いエミッタ開口部４が設けられ、こ
のエミッタ開口部４のエピタキシャル層２の表面に自己
整合的にｐ型ベース層５が設けられ、ｐ型ベース層５の
表面におけるエミッタ開口部４の周囲に自己整合的な位
置にベース引き出し部６が設けられ、ベース電極８ａ，
８ｂと接続し，ベース引き出し部６においてベース層５
と接続するｐ+ 型ポリシリコン層７が絶縁膜３上に設け
られ、ｎ+ 型ポリシリコン層１０を介してエミッタ電極
１１と接続するｎ+ 型エミッタ層９がエミッタ開口部４
と自己整合的なベース層５の表面に設けられている。ベ
ース電極８ａは閉曲線１２の内側に設けられ、ベース電
極８ｂは閉曲線１２の外側に設けられている。
【００１８】ベース電極８ａとベース電極８ｂとの間の
抵抗ＲB は、半径Ｒがｌt ，ｌに比べて大きいとき、
抵抗ＲB は、半径Ｒがｌt ，ｌに比べて大きいとき、
【００１９】
【００２０】となる。ｒ C とｌ t ・γとは一定であるか
ら、２種類のｌによりρ B を求めることができる。
ら、２種類のｌによりρ B を求めることができる。
【００２１】ｌt ，ｌは１μｍ程度であるので、Ｒが３
０μｍ程度以上あれば式（４）は成り立つ。また、チェ
ックパタントランジスタは２種類でよいことから、合せ
て大幅な面積の縮小ができる。なお、Ｒの値が小さいと
式（４）の誤差は大きくなるが、その場合でも解析的に
求めることは可能である。
０μｍ程度以上あれば式（４）は成り立つ。また、チェ
ックパタントランジスタは２種類でよいことから、合せ
て大幅な面積の縮小ができる。なお、Ｒの値が小さいと
式（４）の誤差は大きくなるが、その場合でも解析的に
求めることは可能である。
【００２２】次に、バイポーラトランジスタのチェック
パターントランジスタの平面図である図２を参照する
と、本発明の第２の実施例では、閉曲線１２が図面にお
ける縦方向にｗだけ引き伸ばされた形状になっている。
なお、同図のＡ−Ｂ線における断面図は、図１（ｂ）と
同じになる。第１の実施例によるトランジスタでは、全
方向の平均のρB （正確には１／ρB が平均される）の
値が得られるが、本実施例によるトランジスタを用いる
と、特定方向のρB を求めることが可能になる。
パターントランジスタの平面図である図２を参照する
と、本発明の第２の実施例では、閉曲線１２が図面にお
ける縦方向にｗだけ引き伸ばされた形状になっている。
なお、同図のＡ−Ｂ線における断面図は、図１（ｂ）と
同じになる。第１の実施例によるトランジスタでは、全
方向の平均のρB （正確には１／ρB が平均される）の
値が得られるが、本実施例によるトランジスタを用いる
と、特定方向のρB を求めることが可能になる。
【００２３】引き伸ばされた部分のρB をρBAとする
と、このチェックパタントランジスタにおけるこの部分
でのベース電極８ａとベース電極８ｂとの間の抵抗Ｒ3
は、
と、このチェックパタントランジスタにおけるこの部分
でのベース電極８ａとベース電極８ｂとの間の抵抗Ｒ3
は、
【００２４】
【００２５】となる。ベース電極８ａとベース電極８ｂ
との間の抵抗はＲB とＲ3 とを並列にしたものとなるか
ら、このような３種類のチェックパタントランジスタに
よりρBAを求めることができる。
との間の抵抗はＲB とＲ3 とを並列にしたものとなるか
ら、このような３種類のチェックパタントランジスタに
よりρBAを求めることができる。
【００２６】
【発明の効果】以上説明したように本発明は、エミッタ
開口部を閉曲線状に形成することにより、従来より小さ
な面積の２種類のチェックパタントランジスタでベース
層のシート抵抗を従来より精度よく測定できることにな
るため、従来よりバイポーラトランジスタを含む半導体
集積回路装置において、チェックパタントランジスタの
占有面積を大幅に低減することができる。
開口部を閉曲線状に形成することにより、従来より小さ
な面積の２種類のチェックパタントランジスタでベース
層のシート抵抗を従来より精度よく測定できることにな
るため、従来よりバイポーラトランジスタを含む半導体
集積回路装置において、チェックパタントランジスタの
占有面積を大幅に低減することができる。
【図１】本発明の第１の実施例を説明するための平面
図，および断面図である。
図，および断面図である。
【図２】本発明の第２の実施例を説明するための平面図
である。
である。
【図３】従来の半導体集積回路装置のベース層のシート
抵抗を測定するためのチェックパタントランジスタを説
明するための平面図，および断面図である。
抵抗を測定するためのチェックパタントランジスタを説
明するための平面図，および断面図である。
１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ 絶縁膜 ４ エミッタ開口部 ５ ｐ型ベース層 ６ ベース引き出し部 ７ ｐ+ 型ポリシリコン層 ８ａ，８ｂ，１８ａ，１８ｂ ベース電極 ９ ｎ+ 型エミッタ層 １０ ｎ+ 型ポリシリコン層 １１ エミッタ電極 １２ 閉曲線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 21/66 H01L 29/41 H01L 29/68 - 29/737
Claims (2)
- 【請求項１】 半導体基板上の絶縁膜に開口部を有し、
前記半導体基板の表面に前記開口部と自己整合的なエミ
ッタ層を有し、ベース層における前記開口部の周囲に自
己整合的な位置にベース引き出し部を有し、前記ベース
引き出し部とベース電極とを接続する前記絶縁膜上に設
けられた導電体膜を有するバイポーラトランジスタを含
む半導体集積回路装置において、 前記開口部が閉曲線をなし、前記導電体膜が前記閉曲線
の内側および外側に設けられ、前記内側および外側に設
けられた前記導電体膜にそれぞれ接続された第１および
第２のベース電極を具備してなるベース層のシート抵抗
測定用のバイポーラトランジスタのチェックパターント
ランジスタを有することを特徴とする半導体集積回路装
置。 - 【請求項２】 前記閉曲線が、特定の方向に引き伸ばさ
れたことを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014891A JP2906800B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014891A JP2906800B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211160A JPH05211160A (ja) | 1993-08-20 |
| JP2906800B2 true JP2906800B2 (ja) | 1999-06-21 |
Family
ID=11873632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014891A Expired - Lifetime JP2906800B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906800B2 (ja) |
-
1992
- 1992-01-30 JP JP4014891A patent/JP2906800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211160A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |