JP2897651B2 - チップ型バリスタとその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチップ型バリスタとその
製造方法に関し、より詳細には、通信機器や事務用機
器、音響機器等に搭載される電気・電子回路において、
電気的ノイズ吸収部品として利用される電流電圧非直線
性容量磁器素子、特に、電気的ノイズに対する素子特性
の変化率が改良されたＳｒＴｉＯ₃ （チタン酸ストロン
チウム）系チップ型バリスタ、およびその製造方法に関
する。

【０００２】

【従来の技術】近年、電子セラミックス部品メ−カ−各
社はＳｒＴｉＯ₃ を主成分とする容量素子の高機能化、
高付加価値化を積極的に進めており、そのため、ＳｒＴ
ｉＯ₃系容量素子の利用分野は、これまでの主な用途先
であった低周波アナログ回路以外に、電源用ノイズフィ
ルタ−、各種半導体デバイスのノイズ吸収素子等にも広
がっている。その代表的な例として、電流電圧非直線性
容量磁器素子（以下、容量性バリスタという）が挙げら
れる。

【０００３】容量性バリスタは、通常、コンデンサとし
て機能するが、数ＫＶに及ぶ高圧外来サージ（雷サー
ジ）や、急峻なスイッチングノイズが回路内で発生した
際には、これを吸収し、回路素子の誤作動や絶縁破壊を
未然に防ぐ機能（バリスタ機能）を併せもつ、いわば複
合機能素子である。吸収された電気的エネルギーは熱的
エネルギーとして系外に放散される。なお、バリスタ機
能を有する材料としては、他にＺｎＯ（酸化亜鉛）系の
素子が有名であるが、誘電率がＳｒＴｉＯ₃ 系の素子に
比べて著しく小さいため、素子容量値が十分に発現せ
ず、コンデンサ機能を併せもつことはできない。

【０００４】しかしながら、ＳｒＴｉＯ₃ 系の素子の場
合、粒界構造の乱雑さのため、電流電圧特性の安定性は
ＺｎＯ系の素子に比べて劣り、したがって、素子性能の
指標となるバリスタ電圧および電流電圧非直線係数の信
頼性に欠けるという欠点があった。このため、各種の電
気・電子機器の回路における使用が期待されている割に
は実用化が進まず、市場規模が伸び悩んでいるのが現状
である。とりわけ、回路表面への実装を目的としたチッ
プ型の部品に関しては、電極構造等が通常のリード付き
円板型等のものに比べて微細かつ複雑化する場合が多い
ため、前記電流電圧特性の安定性と電気的ノイズに対す
る性能補償が一層困難となる。

【０００５】一方、各種電子部品の小型化に対する要請
（ニーズ）も拡大しており、メーカー各社とも、材料な
らびにプロセス技術の改良を進めているが、電流電圧特
性の安定性が良好で、回路表面への実装に供し得るＳｒ
ＴｉＯ₃ 系チップ型容量性バリスタはまだ得られていな
い。

【０００６】

【発明が解決しようとする課題】チップ型容量性バリス
タは、概ね次のような電気的特性を有していることが要
求される。すなわち、 （1 ）異常電圧への応答性を早めるべく、電流電圧非直
線係数（α）が十分大きく、また、回路定格電圧に合わ
せてバリスタ電圧（Ｖ_1mA ）の制御が可能であること。

【０００７】（2 ）急峻ノイズを吸収できるように、静
電容量（Ｃ）が十分に大きいこと。

【０００８】（3 ）急峻ノイズを吸収した後の静電容量
（Ｃ）、バリスタ電圧（Ｖ_1mA ）、電流電圧非直線係数
（α）等の変化が十分に小さいこと（電気的ノイズ耐性
の補償が可能であること）。

【０００９】現在のところ、従来から使用されているリ
ード付き円板型部品の焼結体材料をチップ型部品の材料
として転用することも可能なことから、前記の（1 ）項
についてはほぼ要求は満たされているが、（2 ）項と
（3 ）項は依然未解決の課題として残されている。

【００１０】このうち、（2 ）項については、例えば特
開平５−９００６２号公報に、チップ型容量性バリスタ
の静電容量（Ｃ）の向上を図った積層型の半導体セラミ
ックコンデンサが示されている。それによると、ＳｒＴ
ｉＯ₃ 系誘電体を積層化することにより、従来のＺｎＯ
系のものよりも高いＣ値を得ることができる。しかし、
従来のＳｒＴｉＯ₃ 系半導体コンデンサ等と比較した場
合はＣ値が依然低く、さらに誘電体積層プロセスの導入
に伴う製造コスト高は回避できない。

【００１１】また、（3 ）項については、例えば特開平
６−８４６８６号あるいは特開平５−２１２１１号公報
に、電気的ノイズ耐性の改善技術が開示されている。前
者においては、セラミック磁器素子に急峻パルスを印加
して電極の界面に形成されたバリヤの一部を破壊する方
法が、また、後者では積層された内部電極のパターンを
改良して内部電極と外部電極との接触面積を広げること
により電気的ノイズ耐性が高められたチップ型バリスタ
が提案されている。しかし、前記の（2 ）項に係わる積
層型の半導体セラミックコンデンサの場合と同様に、工
程の追加に伴う製造コストの上昇が避けられず、さら
に、Ｃ値等の素子特性が十分ではない等の問題も予想さ
れる。

【００１２】本発明は、上記の課題を解決するためにな
されたもので、静電容量が十分大きく、かつ電気的ノイ
ズ耐性が改良されたチップ型バリスタおよびその製造方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明者は、上記目的を
達成するために検討を重ねた結果、内部電極表面にほう
珪酸鉛ガラスを主成分とする高絶縁層を配して、内部電
極と、これと相対する位置にある外部電極との間の絶縁
化を図ることにより、サージ印加に伴う素子特性の劣化
を最小限に抑制し、静電容量が十分大きく、かつ電気的
ノイズ耐性補償が可能なチップ型バリスタを製造するこ
とができることを見いだし、本発明をなすに至った。

【００１４】本発明の要旨は、下記（1 ）のチップ型バ
リスタ、および（2 ）のその製造方法にある。

【００１５】（1 ）ＳｒＴｉＯ₃ 系材料を主成分とする
粒界絶縁型半導体セラミックスと、その両面に形成され
た内部電極と、これらの内部電極とそれぞれ接続する外
部電極とを有するチップ型バリスタであって、前記内部
電極表面に、ほう珪酸鉛ガラスを主成分とし、飽和酸化
物状態に換算して、Ｃｒ成分を０．５〜８．０ｗｔ％、
Ｃｕ成分を０．５〜５．０ｗｔ％およびＴｉ成分を０．
１〜２．０ｗｔ％含有する絶縁化合物層が形成されてい
ることを特徴とするチップ型バリスタ。

【００１６】（2 ）ＳｒＴｉＯ₃ 系材料を主成分とする
角形の粒界絶縁型半導体セラミックスの両面に内部電極
を形成し、それぞれの内部電極表面の外部電極接続部を
除く面に、ほう珪酸鉛ガラスを主成分とし、飽和酸化物
状態に換算して、Ｃｒ成分を０．５〜８．０ｗｔ％、Ｃ
ｕ成分を０．５〜５．０ｗｔ％およびＴｉ成分を０．１
〜２．０ｗｔ％含有する絶縁化合物を塗布し、５５０〜
７８０℃で焼成し、次いで、前記外部電極接続部に外部
電極を形成することを特徴とするチップ型バリスタの製
造方法。

【００１７】前記の、飽和酸化物状態に換算して、Ｃｒ
成分を０．５〜８．０ｗｔ％含有するとは、Ｃｒ₂ Ｏ₃
として０．５〜８．０ｗｔ％含有することを意味する。
同じく、Ｃｕ成分については、ＣｕＯとして０．５〜
５．０ｗｔ％、Ｔｉ成分については、ＴｉＯ₂ として
０．１〜２．０ｗｔ％を含有することを意味する。ま
た、含有率は、これらの成分を含む絶縁化合物に対する
比率である。

【００１８】

【作用】以下、本発明のチップ型バリスタ（前記（1 ）
の発明）及びその製造方法（前記（2 ）の発明）につい
て詳細に説明する。

【００１９】図１は本発明のチップ型バリスタの一例
で、後述する実施例で本発明方法により得られたものの
外観を模式的に示した斜視図であり、図２は、図１に示
したチップ型バリスタ（以下、単に素子ともいう）を両
外部電極間で素子面に垂直に切断した場合の断面のイメ
ージ図である。これらの図に示されるように、本発明の
チップ型バリスタは、ＳｒＴｉＯ₃ 系材料を主成分とす
る粒界絶縁型の半導体セラミックス１の両面に内部電極
２-1、２-2が形成され、この内部電極２-1、２-2の端面
側に接続して外部電極３-1、３-2が取り付けられ、外部
電極３-1、３-2との接続部を除く内部電極２-1、２-2表
面に絶縁化合物層４が形成された素子構造を有してい
る。なお、図１に示すように、半導体セラミックス１の
両端面ならびにその近傍の表面および側面、すなわち、
外部電極３-1、３-2が取り付けられた部分を除く全ての
外表面がこの絶縁化合物層４で被覆されている。

【００２０】絶縁化合物層４はほう珪酸鉛ガラスを主成
分とし、Ｃｒ、ＣｕおよびＴｉの酸化物が飽和酸化物状
態に換算して、Ｃｒについては０．５〜８．０ｗｔ％、
Ｃｕについては０．５〜５．０ｗｔ％およびＴｉについ
ては０．１〜２．０ｗｔ％含まれている。

【００２１】Ｃｒ、ＣｕおよびＴｉの酸化物量を上記の
ように規定したのは、化合物層４の絶縁性を最大限に補
償するとともに、内部電極の焼付温度以下でガラス形成
を行う必要があるのでＣｒ、ＣｕおよびＴｉの添加量を
上記のように調整してガラス自体の焼付温度を制御する
ためである。

【００２２】また、内部電極と、これと相対する位置に
ある外部電極との間が絶縁化されているので、すなわ
ち、内部電極２-1と外部電極３-2の間、および内部電極
２-2と外部電極３-1の間が絶縁化合物層４で完全に絶縁
化されているので、サージ電流の印加に伴う素子特性の
劣化を最小限に抑制することができる。

【００２３】本発明のチップ型バリスタは上記の構成を
有しているので、静電容量が十分大きく、かつ電気的ノ
イズ耐性にも優れており、例えば、後述する実施例に示
すように、素子形状が角形３．２mm×２．５mm（□３２
２５チップ）、素子厚７００μm のもので、以下の特性
を示す。

【００２４】初期状態（サージ電流印加前）において： Ｃ≧２２００ｐＦ、Ｖ_1mA ≦１５Ｖ、α≧１０ サージ電流印加後において： ΔＣ≦＋５％、ΔＶ_1mA ≦−４％、Δα≦−１０％ 但し、ΔＣ、ΔＶ_1mA およびΔαは、サージ電流印加前
後におけるＣ、Ｖ_1mA およびαの変化率である。

【００２５】これらの素子特性は従来のチップ型容量性
バリスタにはない優れた性能であり、本発明のチップ型
バリスタは、誘電特性とバリスタ特性とを兼ね備えるだ
けではなく、電気的ノイズ吸収後においてもこれら両特
性が安定して発現されるので、回路実装に最適である。

【００２６】前記（2 ）の発明は、（1 ）の発明のチッ
プ型バリスタの製造方法である。以下、工程順に説明す
る。

【００２７】まず、セラミックス合成のための原料と
してＳｒＣＯ₃ 、ＣａＣＯ₃ 、ＴｉＯ₂ およびＮｂ₂ Ｏ
₅ を用意し、ＳｒＴｉＯ₃ 系の粒界絶縁型半導体セラミ
ックスが得られるように、各原料の所定量を秤量し、こ
れを適量の玉石、分散剤および純水とともにポットミル
内に容れ、２４時間混合（湿式混合）する。

【００２８】混合されたスラリー状の原料を乾燥し、
次いで解砕し、解砕後の粉末を例えばアルミナ製の焼成
ルツボ内に移し、大気中１１５０〜１１８０℃で仮焼合
成する。なお、この仮焼合成で所定の固溶体が合成され
ていることをＸ線解析、組成分析等で確認するのが望ま
しい。

【００２９】前記の工程で仮焼合成された粉末を解
砕し、これに焼結助剤として微量のＣｕＯとＳｉＯ₂ を
添加して更に湿式混合を行う。

【００３０】混合されたスラリー状の仮焼原料を乾燥
し、解砕して粒径１．０μm 前後の均一粉に整粒する。
これに、有機バインダー等を添加し、例えば３．２mm×
２．５mm、厚み７００μm の直方体になるように成形す
る。

【００３１】この成形体を1000℃で脱脂し、脱脂後、
例えばアルミナ製の焼成ルツボに充填して、還元性雰囲
気中で焼成する。焼成は、半導体化を促進するため、１
４２０〜１５５０℃の温度域で、４．０〜８．０時間行
うのが好ましい。なお、還元性雰囲気としては、例え
ば、水素：１〜２０ｖｏｌ％、窒素：８０〜９９ｖｏｌ
％の混合ガスを用いればよい。

【００３２】得られた焼結体を有機溶剤中および熱水
中で洗浄した後、例えばアルカリ金属酸化物と低融点金
属酸化物をペースト化して焼結体の表面に塗布し、これ
を大気中、１０５０〜１３５０℃で、１．０〜４．０時
間焼成する。これは、焼結体（セラミックス）の結晶粒
界を絶縁化するためである。

【００３３】粒界絶縁化された半導体セラミックスの
両面に電極用銀（Ａｇ）ペーストを印刷し、７８０〜８
３０℃で焼き付け、内部電極を形成する。

【００３４】次に、ほう珪酸鉛ガラスペーストにＣ
ｒ、ＣｕおよびＴｉの化合物を、焼成後における含有量
が飽和酸化物状態（Ｃｒ₂ Ｏ₃ 、ＣｕＯおよびＴｉ
Ｏ₂ ）に換算して、それぞれ０．５〜８．０ｗｔ％、
０．５〜５．０ｗｔ％および０．１〜２．０ｗｔ％の範
囲内になるように添加、混合し、このガラスペースト組
成物を、それぞれの内部電極の表面（外部電極接続部を
除く）に塗布し、大気中で、５５０〜７８０℃の温度域
で焼成して内部電極の表面に絶縁層を形成する。なお、
Ｃｒ、ＣｕおよびＴｉの化合物としては、一般には酸化
物等を用いればよい。

【００３５】焼成温度を５５０〜７８０℃とするのは、
絶縁抵抗を最大にするためで、処理時間は１０〜３０分
で十分である。

【００３６】工程で絶縁化合物を塗布せずに残した
外部電極接続部に、内部電極と電気的導通がとれるよう
に、電極用Ａｇペーストを印刷し、約６００℃で焼き付
けて外部電極を形成する。

【００３７】本発明のチップ型バリスタは上記〜の
工程を経て製造することができる。

【００３８】このようにして得られたチップ型バリスタ
は、誘電特性とバリスタ特性とを兼ね備え、しかも電気
的ノイズ吸収後においてもこれら両特性が安定してお
り、前述したように回路実装に最適である。

【００３９】

【実施例】本発明方法を適用して、角形３．２mm×２．
５mm（□３２２５チップ）、素子厚７００μm のチップ
型バリスタを作製し、静電容量（Ｃ値）、バリスタ電圧
（ΔＶ_1mA ）および電流電圧非直線係数（α）を測定し
た。次いで、端子間にサージ電流（8 ×20μsec 、3000
A/cm² ）を１分間隔で５回印加した後、再度、同様の測
定を行い、サージ電流印加前後における変化率（ΔＣ、
ΔＶ_1mA およびΔα）を求めた。なお、比較のため本発
明方法で規定する条件から外れる方法で作製したバリス
タについても同様の測定を行った。

【００４０】用いた半導体セラミックスは、ＳｒＣ
Ｏ₃ 、ＣａＣＯ₃ 、ＴｉＯ₂ およびＮｂ₂ Ｏ₅ を原料と
し、通常用いられる方法に準じて作製したＳｒＴｉＯ₃
系の粒界絶縁型半導体セラミックスで、角形３．２mm×
２．５mm、厚さ７００μm の素子形状を有している。

【００４１】この半導体セラミックスの両面にそれぞれ
内部電極を形成し、次いで、ほう珪酸鉛ガラスペースト
に、表１に示す絶縁化合物組成となるようにＣｒ、Ｃｕ
およびＴｉを添加し、内部電極（ただし、外部電極接続
を除く）表面と、半導体セラミックスの表面（外部電極
を取り付ける部分を除く）に塗布し、５５０〜７８０℃
で焼成して絶縁化合物層を形成させた。

【００４２】その後、外部電極を形成して得られたチッ
プ型バリスタの外観を模式的に示したのが図１であり、
図２がこの素子の断面のイメージ図である。

【００４３】上記の測定項目のうち、静電容量は１KHz
の交流を用い、１Ｖで測定した。バリスタ電圧は、電極
間に直流電圧を０Ｖから１００Ｖまで連続的に印加し、
素子に１mAの電流が流れたときの端子間電圧（Ｖ_1mA ）
で表した。電流電圧非直線係数は、さらに１０mAの電流
が流れたときの端子間電圧（Ｖ_1mA ）を測定し、次式か
ら算出した。なお、測定はいずれも２０℃で行った。ま
た、試料数は上記のいずれの測定においても、各試料毎
に３０個とした。

【００４４】α＝１／log （Ｖ_10mA／Ｖ_1mA ） 測定結果を表１に併せて示す。備考欄に＊印で示した素
子は本発明方法で規定する範囲外の条件で製造したもの
であることを示す。この結果から明かなように、本発明
方法により製造した素子は、サージ電流印加前の初期状
態において、Ｃ≧２２００ｐＦ、Ｖ_1mA ≦１５Ｖおよび
α≧１０であり、サージ電流印加後の変化率は、ΔＣ≦
＋５％、ΔＶ_1mA ≦−４％およびΔα≦−１０％で、誘
電特性とバリスタ特性に優れるとともに、電気的ノイズ
吸収後においても両特性は良好な安定性を示し、回路実
装に好適である。一方、本発明方法で規定する範囲外の
条件で製造した素子は、初期状態における素子特性ある
いはサージ電流印加後のこれら特性の変化率のいずれ
か、または両方が劣化する等の問題があった。

【００４５】

【表１】

【００４６】

【発明の効果】本発明のチップ型バリスタは良好な素子
特性と電気的ノイズ耐性を有しており、従来のバリスタ
に比べさらに利便性の高い電子部品として、電子・電気
機器回路等に適用することが可能である。このチップ型
バリスタは、本発明方法により従来の製造プロセスを損
なうことなく容易に製造することができる。

【図面の簡単な説明】

【図１】本発明方法により作製した素子の外観を模式的
に示した斜視図である。

【図２】図１に示した素子を両外部電極間で素子面に垂
直に切断した断面のイメージ図である。

【符号の説明】

１：半導体セラミックス ２-1、２-2：内部電極 ３-1、３-2：外部電極 ４：絶縁化合物層

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ＳｒＴｉＯ₃ 系材料を主成分とする粒界絶
   縁型半導体セラミックスと、その両面に形成された内部
   電極と、これらの内部電極とそれぞれ接続する外部電極
   とを有するチップ型バリスタであって、前記内部電極表
   面に、ほう珪酸鉛ガラスを主成分とし、飽和酸化物状態
   に換算して、Ｃｒ成分を０．５〜８．０ｗｔ％、Ｃｕ成
   分を０．５〜５．０ｗｔ％およびＴｉ成分を０．１〜
   ２．０ｗｔ％含有する絶縁化合物層が形成されているこ
   とを特徴とするチップ型バリスタ。
2. 【請求項２】ＳｒＴｉＯ₃ 系材料を主成分とする角形の
   粒界絶縁型半導体セラミックスの両面に内部電極を形成
   し、それぞれの内部電極表面の外部電極接続部を除く面
   に、ほう珪酸鉛ガラスを主成分とし、飽和酸化物状態に
   換算して、Ｃｒ成分を０．５〜８．０ｗｔ％、Ｃｕ成分
   を０．５〜５．０ｗｔ％およびＴｉ成分を０．１〜２．
   ０ｗｔ％含有する絶縁化合物を塗布し、５５０〜７８０
   ℃で焼成し、次いで、前記外部電極接続部に外部電極を
   形成することを特徴とするチップ型バリスタの製造方
   法。