JP2894112B2 - 位相同期受信回路 - Google Patents
位相同期受信回路Info
- Publication number
- JP2894112B2 JP2894112B2 JP4284994A JP28499492A JP2894112B2 JP 2894112 B2 JP2894112 B2 JP 2894112B2 JP 4284994 A JP4284994 A JP 4284994A JP 28499492 A JP28499492 A JP 28499492A JP 2894112 B2 JP2894112 B2 JP 2894112B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- agc
- phase
- loop
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Amplification And Gain Control (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＡＧＣループ回路と
位相同期回路とを備えた位相同期受信回路に関するもの
である。
位相同期回路とを備えた位相同期受信回路に関するもの
である。
【０００２】
【従来の技術】図３は従来の位相同期受信回路を示すブ
ロック図である。同図において、１は入力端子、２はＡ
ＧＣ回路、３は位相検波器、４は振幅検波器、５はπ／
２移相器、６は電圧制御発振器、８はＡＧＣループフィ
ルタ、９はＰＬＬループフィルタである。この位相同期
受信回路において、入力端子１からの受信入力信号は、
ＡＧＣ回路２を通過後、２分配され、一方の信号は位相
検波器３，ＰＬＬループフィルタ９および電圧制御発振
器６で構成される位相同期回路に供給される。他方の信
号は、振幅検波器４，ＡＧＣループフィルタ８およびＡ
ＧＣ回路２によって構成されるＡＧＣループ回路に供給
される。この位相同期受信回路によれば、ＡＧＣループ
フィルタ８からのＡＧＣ制御用信号がＡＧＣ回路２へ与
えられ、これにより位相同期回路への入力信号のレベル
が一定に保たれ、この一定レベルの入力信号を位相同期
回路が同期捕捉する。したがって、ＰＬＬループフィル
タ９でのＰＬＬループ定数は、入力端子１からの受信入
力信号のレベルに関係なく、常に一定の値とされてい
る。
ロック図である。同図において、１は入力端子、２はＡ
ＧＣ回路、３は位相検波器、４は振幅検波器、５はπ／
２移相器、６は電圧制御発振器、８はＡＧＣループフィ
ルタ、９はＰＬＬループフィルタである。この位相同期
受信回路において、入力端子１からの受信入力信号は、
ＡＧＣ回路２を通過後、２分配され、一方の信号は位相
検波器３，ＰＬＬループフィルタ９および電圧制御発振
器６で構成される位相同期回路に供給される。他方の信
号は、振幅検波器４，ＡＧＣループフィルタ８およびＡ
ＧＣ回路２によって構成されるＡＧＣループ回路に供給
される。この位相同期受信回路によれば、ＡＧＣループ
フィルタ８からのＡＧＣ制御用信号がＡＧＣ回路２へ与
えられ、これにより位相同期回路への入力信号のレベル
が一定に保たれ、この一定レベルの入力信号を位相同期
回路が同期捕捉する。したがって、ＰＬＬループフィル
タ９でのＰＬＬループ定数は、入力端子１からの受信入
力信号のレベルに関係なく、常に一定の値とされてい
る。
【０００３】
【発明が解決しようとする課題】ＡＧＣ回路は、通常、
雑音電力と信号電力との総和で動作する。このため、高
い入力信号レベルの信号が入力された時に比べ、低い入
力信号レベルの信号が入力された時は、ＡＧＣ回路の出
力の信号対雑音電力比（Ｓ／Ｎ比）がより小さな値とな
る。位相同期回路においては、入力信号のＳ／Ｎ比に応
じて、最適なＰＬＬループ定数が決定される。即ち、一
般的に大きなＳ／Ｎ比をもつ入力信号に対しては、ＰＬ
Ｌループバンドを広く設定し、捕捉周波数範囲を大きく
とることが可能であるが、逆に小さなＳ／Ｎ比をもつ入
力信号に対しては、ＰＬＬループバンドを広く設定する
ことで、ループ内の雑音電力の増加を招き、正常な位相
同期の機能を行うことができなくなるので、ＰＬＬルー
プバンドは狭く設定し、捕捉周波数範囲を犠牲にするこ
とによって位相同期を可能としている。したがって、以
上のことから、従来の位相同期受信回路では、一定のＰ
ＬＬループ定数しか設定することができなかったので、
入力信号のＳ／Ｎ比が最も小さい時を想定してＰＬＬ定
数を設定する必要があり、Ｓ／Ｎ比が大きくなる様、変
動した時は、ＰＬＬループバンドは必要以上に狭く設定
されていることになり、捕捉周波数範囲が犠牲となる問
題があった。
雑音電力と信号電力との総和で動作する。このため、高
い入力信号レベルの信号が入力された時に比べ、低い入
力信号レベルの信号が入力された時は、ＡＧＣ回路の出
力の信号対雑音電力比（Ｓ／Ｎ比）がより小さな値とな
る。位相同期回路においては、入力信号のＳ／Ｎ比に応
じて、最適なＰＬＬループ定数が決定される。即ち、一
般的に大きなＳ／Ｎ比をもつ入力信号に対しては、ＰＬ
Ｌループバンドを広く設定し、捕捉周波数範囲を大きく
とることが可能であるが、逆に小さなＳ／Ｎ比をもつ入
力信号に対しては、ＰＬＬループバンドを広く設定する
ことで、ループ内の雑音電力の増加を招き、正常な位相
同期の機能を行うことができなくなるので、ＰＬＬルー
プバンドは狭く設定し、捕捉周波数範囲を犠牲にするこ
とによって位相同期を可能としている。したがって、以
上のことから、従来の位相同期受信回路では、一定のＰ
ＬＬループ定数しか設定することができなかったので、
入力信号のＳ／Ｎ比が最も小さい時を想定してＰＬＬ定
数を設定する必要があり、Ｓ／Ｎ比が大きくなる様、変
動した時は、ＰＬＬループバンドは必要以上に狭く設定
されていることになり、捕捉周波数範囲が犠牲となる問
題があった。
【０００４】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、入力信号の
Ｓ／Ｎ比に対し、常に最適なＰＬＬループバンドを実現
することが可能な位相同期受信回路を提供することにあ
る。
なされたもので、その目的とするところは、入力信号の
Ｓ／Ｎ比に対し、常に最適なＰＬＬループバンドを実現
することが可能な位相同期受信回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＰＬＬ定数を決定するＰＬＬルー
プフィルタの代わりに遮断周波数可変フィルタを設け、
ＡＧＣ制御用信号に応じて位相同期回路における遮断周
波数を可変するようにしたものである。
るために、本発明は、ＰＬＬ定数を決定するＰＬＬルー
プフィルタの代わりに遮断周波数可変フィルタを設け、
ＡＧＣ制御用信号に応じて位相同期回路における遮断周
波数を可変するようにしたものである。
【０００６】
【作用】したがってこの発明によれば、入力信号のＳ／
Ｎ比に応じて、ＰＬＬ定数を変化させることが可能とな
る。
Ｎ比に応じて、ＰＬＬ定数を変化させることが可能とな
る。
【０００７】
【実施例】以下、本発明を実施例に基づき説明する。
【０００８】図１はこの発明の一実施例を示す位相同期
受信回路のブロック図である。同図において、図３と同
一符号は同一或いは同等構成要素を示し、その説明は省
略する。本実施例においては、従来のＰＬＬループフィ
ルタ９の代わりに電圧制御遮断周波数可変フィルタ７を
設け、この電圧制御遮断周波数可変フィルタ７へＡＧＣ
回路２へのＡＧＣ制御用信号を分岐して与えるものとし
ている。
受信回路のブロック図である。同図において、図３と同
一符号は同一或いは同等構成要素を示し、その説明は省
略する。本実施例においては、従来のＰＬＬループフィ
ルタ９の代わりに電圧制御遮断周波数可変フィルタ７を
設け、この電圧制御遮断周波数可変フィルタ７へＡＧＣ
回路２へのＡＧＣ制御用信号を分岐して与えるものとし
ている。
【０００９】この位相同期受信回路において、入力端子
１からの受信入力信号は、ＡＧＣ回路２を通過後、２分
配され、一方の信号は位相検波器３，電圧制御遮断周波
数可変フィルタ７および電圧制御発振器６で構成される
位相同期回路に供給される。他方の信号は、振幅検波器
４，ＡＧＣループフィルタ８およびＡＧＣ回路２によっ
て構成されるＡＧＣループ回路に供給される。この位相
同期受信回路によれば、ＡＧＣループフィルタ８からの
ＡＧＣ制御用信号がＡＧＣ回路２へ与えられ、これによ
り位相同期回路への入力信号のレベルが一定に保たれ、
この一定レベルの入力信号を位相同期回路が同期捕捉す
る。ここで、ＡＧＣループフィルタ８からのＡＧＣ制御
用信号は、電圧制御遮断周波数可変フィルタ７へも与え
られる。電圧制御遮断周波数可変フィルタ７は、ＡＧＣ
制御用信号を受けて、位相同期回路における遮断周波数
を可変する。これにより、位相同期回路への入力信号の
Ｓ／Ｎ比に応じてＰＬＬ定数が変化し、入力信号のＳ／
Ｎ比に対して常に最適なＰＬＬループバンドが実現され
る。
１からの受信入力信号は、ＡＧＣ回路２を通過後、２分
配され、一方の信号は位相検波器３，電圧制御遮断周波
数可変フィルタ７および電圧制御発振器６で構成される
位相同期回路に供給される。他方の信号は、振幅検波器
４，ＡＧＣループフィルタ８およびＡＧＣ回路２によっ
て構成されるＡＧＣループ回路に供給される。この位相
同期受信回路によれば、ＡＧＣループフィルタ８からの
ＡＧＣ制御用信号がＡＧＣ回路２へ与えられ、これによ
り位相同期回路への入力信号のレベルが一定に保たれ、
この一定レベルの入力信号を位相同期回路が同期捕捉す
る。ここで、ＡＧＣループフィルタ８からのＡＧＣ制御
用信号は、電圧制御遮断周波数可変フィルタ７へも与え
られる。電圧制御遮断周波数可変フィルタ７は、ＡＧＣ
制御用信号を受けて、位相同期回路における遮断周波数
を可変する。これにより、位相同期回路への入力信号の
Ｓ／Ｎ比に応じてＰＬＬ定数が変化し、入力信号のＳ／
Ｎ比に対して常に最適なＰＬＬループバンドが実現され
る。
【００１０】図２は電圧制御遮断周波数可変フィルタ７
の詳細を示した回路図である。同図において、７−１は
スイッチ制御回路、ＳＷ１〜ＳＷ３はスイッチ、Ｃ１〜
Ｃｎはコンデンサ、Ｒ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２
ｎは抵抗、７−２はオペアンプである。この電圧制御遮
断周波数可変フィルタ７では、ＡＧＣ制御用信号がスイ
ッチ制御回路７−１へ与えられ、これに応じたスイッチ
制御回路７−１がスイッチＳ１〜Ｓ３の接続状況を切り
換えて、位相同期回路における遮断周波数を可変する。
の詳細を示した回路図である。同図において、７−１は
スイッチ制御回路、ＳＷ１〜ＳＷ３はスイッチ、Ｃ１〜
Ｃｎはコンデンサ、Ｒ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２
ｎは抵抗、７−２はオペアンプである。この電圧制御遮
断周波数可変フィルタ７では、ＡＧＣ制御用信号がスイ
ッチ制御回路７−１へ与えられ、これに応じたスイッチ
制御回路７−１がスイッチＳ１〜Ｓ３の接続状況を切り
換えて、位相同期回路における遮断周波数を可変する。
【００１１】なお、電圧制御遮断周波数可変フィルタ７
は必ずしも図２に示した構成によらずともよく、位相同
期回路をディジタル回路構成とすることにより、容易に
ソフトウェアで構成することが可能である。このような
構成とすることにより、位相同期受信回路を実現するに
あたり、新たなハードウェアの増加を回避することがで
きるようになる。
は必ずしも図２に示した構成によらずともよく、位相同
期回路をディジタル回路構成とすることにより、容易に
ソフトウェアで構成することが可能である。このような
構成とすることにより、位相同期受信回路を実現するに
あたり、新たなハードウェアの増加を回避することがで
きるようになる。
【００１２】
【発明の効果】以上説明したことから明らかなように本
発明によれば、遮断周波数可変フィルタを設けてＡＧＣ
制御用信号に応じて位相同期回路における遮断周波数を
可変するようにしたので、入力信号のＳ／Ｎ比に応じて
ＰＬＬ定数を変化させることが可能となり、入力信号の
Ｓ／Ｎ比に対して常に最適なＰＬＬループバンドを実現
することができるようになる。
発明によれば、遮断周波数可変フィルタを設けてＡＧＣ
制御用信号に応じて位相同期回路における遮断周波数を
可変するようにしたので、入力信号のＳ／Ｎ比に応じて
ＰＬＬ定数を変化させることが可能となり、入力信号の
Ｓ／Ｎ比に対して常に最適なＰＬＬループバンドを実現
することができるようになる。
【図１】本発明の一実施例を示す位相同期受信回路のブ
ロック図である。
ロック図である。
【図２】この位相同期受信回路における電圧制御遮断周
波数可変フィルタの詳細を示す回路図である。
波数可変フィルタの詳細を示す回路図である。
【図３】従来の位相同期受信回路のブロック図である。
２ ＡＧＣ回路 ３ 位相検波器 ４ 振幅検波器 ５ π／２移相器 ６ 電圧制御発振器 ７ 電圧制御遮断周波数可変フィルタ ８ ＡＧＣループフィルタ
Claims (1)
- 【請求項１】 受信入力信号のレベルを一定に保つＡＧ
Ｃループ回路と、このＡＧＣループ回路によってそのレ
ベルが一定に保たれた入力信号を同期捕捉する位相同期
回路とを備えた位相同期受信回路において、 前記ＡＧＣループ回路におけるＡＧＣ制御用信号に応じ
て前記位相同期回路における遮断周波数を可変する遮断
周波数可変フィルタを備えたことを特徴とする位相同期
受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284994A JP2894112B2 (ja) | 1992-10-01 | 1992-10-01 | 位相同期受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284994A JP2894112B2 (ja) | 1992-10-01 | 1992-10-01 | 位相同期受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120820A JPH06120820A (ja) | 1994-04-28 |
| JP2894112B2 true JP2894112B2 (ja) | 1999-05-24 |
Family
ID=17685771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4284994A Expired - Lifetime JP2894112B2 (ja) | 1992-10-01 | 1992-10-01 | 位相同期受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894112B2 (ja) |
-
1992
- 1992-10-01 JP JP4284994A patent/JP2894112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120820A (ja) | 1994-04-28 |
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