JP2893230B2 - 信号発生器 - Google Patents
信号発生器Info
- Publication number
- JP2893230B2 JP2893230B2 JP5207144A JP20714493A JP2893230B2 JP 2893230 B2 JP2893230 B2 JP 2893230B2 JP 5207144 A JP5207144 A JP 5207144A JP 20714493 A JP20714493 A JP 20714493A JP 2893230 B2 JP2893230 B2 JP 2893230B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- sinusoidal
- phase
- track
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007704 transition Effects 0.000 claims description 16
- 238000007562 laser obscuration time method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 240000008042 Zea mays Species 0.000 description 1
- 235000005824 Zea mays ssp. parviglumis Nutrition 0.000 description 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 235000005822 corn Nutrition 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02D—CONTROLLING COMBUSTION ENGINES
- F02D41/00—Electrical control of supply of combustible mixture or its constituents
- F02D41/22—Safety or indicating devices for abnormal conditions
- F02D2041/227—Limping Home, i.e. taking specific engine control measures at abnormal conditions
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、任意の位相から起動可
能な信号発生装置に関する。
能な信号発生装置に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】高速デジ
タイズ装置では、サンプリング・クロック信号の制御に
よってアナログ入力信号がサンプリングされ、取込期間
中に量子化される。サンプリング・クロック信号は、通
常、高周波数の正弦波から生成される。高周波数の正弦
波信号は、トリガ・イベントを表す制御信号の状態遷移
後所定の時点で、既知の位相から発生するのが望まし
い。このような高周波数の正弦波信号を既知の位相で起
動可能なクロック発生回路を用いて生成する技術が知ら
れている。
タイズ装置では、サンプリング・クロック信号の制御に
よってアナログ入力信号がサンプリングされ、取込期間
中に量子化される。サンプリング・クロック信号は、通
常、高周波数の正弦波から生成される。高周波数の正弦
波信号は、トリガ・イベントを表す制御信号の状態遷移
後所定の時点で、既知の位相から発生するのが望まし
い。このような高周波数の正弦波信号を既知の位相で起
動可能なクロック発生回路を用いて生成する技術が知ら
れている。
【０００３】このようなクロック発生回路は、発振器と
その発振器の発振ループをイネーブル又はディセーブル
する手段とを含んでいる。発振ループは、制御信号の遷
移時点の直前にはイネーブル状態である。制御信号の遷
移時点に達すると、発振ループは一時的にディセーブル
状態となり、発振器が停止し、その後再びイネーブルさ
れる。これにより、発振器の出力は、制御信号の遷移時
点に同期し、その遷移時点に関して既知の時点で発振器
が起動し、出力を既知の位相で発生する。理想的には、
発振器は、制御信号の遷移時点で直ちにオン又はオフす
べきである。しかし、現実には、発振器の中の回路素子
が安定するのに時間を要するので、ある程度の時間的遅
延が生じる。よって、所望の位相で起動可能なクロック
回路は、制御信号の遷移を受けてから正弦波出力を発生
するまでの間に時間的遅延を生じる結果となる。この遅
延時間は、発振器内部の素子のＱの値に依存している。
その発振器の発振ループをイネーブル又はディセーブル
する手段とを含んでいる。発振ループは、制御信号の遷
移時点の直前にはイネーブル状態である。制御信号の遷
移時点に達すると、発振ループは一時的にディセーブル
状態となり、発振器が停止し、その後再びイネーブルさ
れる。これにより、発振器の出力は、制御信号の遷移時
点に同期し、その遷移時点に関して既知の時点で発振器
が起動し、出力を既知の位相で発生する。理想的には、
発振器は、制御信号の遷移時点で直ちにオン又はオフす
べきである。しかし、現実には、発振器の中の回路素子
が安定するのに時間を要するので、ある程度の時間的遅
延が生じる。よって、所望の位相で起動可能なクロック
回路は、制御信号の遷移を受けてから正弦波出力を発生
するまでの間に時間的遅延を生じる結果となる。この遅
延時間は、発振器内部の素子のＱの値に依存している。
【０００４】この遅延時間を最小にしたいという要求の
ために、従来の回路では、発振ループ内にＱの値が低い
素子を使用していた。しかし、Ｑの値が低い素子で構成
された発振器は、ジッタ（アナログ・サンプルの取り込
み期間の発振器の出力の時間的不安定性）の発生期間が
長くなるという欠点がある。反対にＱの値が高い素子を
使用すると、ジッタの問題は改善できるが、発振器の動
作における上述の遅延時間が長くなってしまう。従っ
て、このクロック発振器においてジッタを抑制しようと
しても、発振器の動作の遅延時間を最小化したいという
要求により制限されてしまう。
ために、従来の回路では、発振ループ内にＱの値が低い
素子を使用していた。しかし、Ｑの値が低い素子で構成
された発振器は、ジッタ（アナログ・サンプルの取り込
み期間の発振器の出力の時間的不安定性）の発生期間が
長くなるという欠点がある。反対にＱの値が高い素子を
使用すると、ジッタの問題は改善できるが、発振器の動
作における上述の遅延時間が長くなってしまう。従っ
て、このクロック発振器においてジッタを抑制しようと
しても、発振器の動作の遅延時間を最小化したいという
要求により制限されてしまう。
【０００５】本発明の目的は、上述の二律背反の問題を
同時に解決し、出力信号の発生時の遅延を抑制し、且つ
ジッタの発生も抑制できる信号発生器を実現することで
ある。
同時に解決し、出力信号の発生時の遅延を抑制し、且つ
ジッタの発生も抑制できる信号発生器を実現することで
ある。
【０００６】
【課題を解決する為の手段】本発明の信号発生器は、正
弦波状入力信号を発生する第１の手段（２）と；正弦波
状入力信号の発生中に選択された時点で第１状態から第
２状態に遷移する制御信号を発生する第２の手段（２
０）と；第１の手段からの正弦波状入力信号を受け、こ
の正弦波状入力信号と周波数が等しいが所定位相差のあ
る第１及び第２正弦波状信号（１１、１２）を発生する
第３の手段（１０；６１−６２；１０’）と；第２の手
段からの制御信号の遷移時点における第３の手段からの
第１正弦波状信号を保持する第１保持手段（２１；２
１’）と；第２の手段からの制御信号の遷移時点におけ
る第３の手段からの第２正弦波状信号を保持する第２保
持手段（２２；２２’）と；第１及び第２正弦波状信号
の一方と、第１及び第２保持手段の一方の出力信号とを
乗算する第１乗算手段（３１；３１’）と；第１及び第
２正弦波状信号の他方と、第１及び第２保持手段の他方
の出力信号とを乗算する第２乗算手段（３２；３２’）
と；第１及び第２乗算手段の出力信号を加算して正弦波
状出力信号を発生する加算手段（４０；４０’）とを具
えている。この加算手段からの正弦波状出力信号の発生
が、制御信号の状態遷移時点に対して所定の時点で且つ
所定の位相で開始することを特徴としている。
弦波状入力信号を発生する第１の手段（２）と；正弦波
状入力信号の発生中に選択された時点で第１状態から第
２状態に遷移する制御信号を発生する第２の手段（２
０）と；第１の手段からの正弦波状入力信号を受け、こ
の正弦波状入力信号と周波数が等しいが所定位相差のあ
る第１及び第２正弦波状信号（１１、１２）を発生する
第３の手段（１０；６１−６２；１０’）と；第２の手
段からの制御信号の遷移時点における第３の手段からの
第１正弦波状信号を保持する第１保持手段（２１；２
１’）と；第２の手段からの制御信号の遷移時点におけ
る第３の手段からの第２正弦波状信号を保持する第２保
持手段（２２；２２’）と；第１及び第２正弦波状信号
の一方と、第１及び第２保持手段の一方の出力信号とを
乗算する第１乗算手段（３１；３１’）と；第１及び第
２正弦波状信号の他方と、第１及び第２保持手段の他方
の出力信号とを乗算する第２乗算手段（３２；３２’）
と；第１及び第２乗算手段の出力信号を加算して正弦波
状出力信号を発生する加算手段（４０；４０’）とを具
えている。この加算手段からの正弦波状出力信号の発生
が、制御信号の状態遷移時点に対して所定の時点で且つ
所定の位相で開始することを特徴としている。
【０００７】また、本発明の信号発生器は、第３の手段
から第１及び第２乗算手段に供給する正弦波状信号の位
相を遅延させる位相遅延器（５１−５２）を更に具えて
いる。
から第１及び第２乗算手段に供給する正弦波状信号の位
相を遅延させる位相遅延器（５１−５２）を更に具えて
いる。
【０００８】
【実施例】図１は、本発明の信号発生器の一実施例の構
成を示すブロック図である。発振器２は、正弦波状信号
ｃｏｓ（ωｔ＋α）を発生する。この正弦波状信号は、
位相スプリッタ１０に供給され、位相分割されてノード
１１には同相の正弦波状信号ｃｏｓ（ωｔ＋α）が出力
され、ノード１２には、直角位相信号である直角正弦波
状信号ｓｉｎ（ωｔ＋α）が出力される。位相スプリッ
タ１０からの同相の正弦波状信号は、４相（象限）の乗
算器３１の第１入力端及び第１トラック・ホールド回路
２１のアナログ入力端に供給される。
成を示すブロック図である。発振器２は、正弦波状信号
ｃｏｓ（ωｔ＋α）を発生する。この正弦波状信号は、
位相スプリッタ１０に供給され、位相分割されてノード
１１には同相の正弦波状信号ｃｏｓ（ωｔ＋α）が出力
され、ノード１２には、直角位相信号である直角正弦波
状信号ｓｉｎ（ωｔ＋α）が出力される。位相スプリッ
タ１０からの同相の正弦波状信号は、４相（象限）の乗
算器３１の第１入力端及び第１トラック・ホールド回路
２１のアナログ入力端に供給される。
【０００９】第１トラック・ホールド回路２１の制御ポ
ートには、制御信号源２０に接続されている。制御信号
が第１状態になった時、トラック・ホールド回路２１
は、ディセーブル状態となり、入力信号に追従するトラ
ック状態（以下、トラック・モードという）となる。制
御信号が第２状態になった時、トラック・ホールド回路
はイネーブル状態となり、入力信号の値を保持するホー
ルド状態（以下、ホールド・モードという）となる。こ
の第１トラック・ホールド回路２１がトラック状態の
時、入力端に受けた同相の正弦波状信号と同時に追従す
る。ホールド・モードになると、その制御信号の遷移時
点における入力信号の電圧値に等しい値が保持される。
この第１トラック・ホールド回路２１の出力は、第１乗
算器３１の第２入力端に供給される。
ートには、制御信号源２０に接続されている。制御信号
が第１状態になった時、トラック・ホールド回路２１
は、ディセーブル状態となり、入力信号に追従するトラ
ック状態（以下、トラック・モードという）となる。制
御信号が第２状態になった時、トラック・ホールド回路
はイネーブル状態となり、入力信号の値を保持するホー
ルド状態（以下、ホールド・モードという）となる。こ
の第１トラック・ホールド回路２１がトラック状態の
時、入力端に受けた同相の正弦波状信号と同時に追従す
る。ホールド・モードになると、その制御信号の遷移時
点における入力信号の電圧値に等しい値が保持される。
この第１トラック・ホールド回路２１の出力は、第１乗
算器３１の第２入力端に供給される。
【００１０】第１乗算器３１は、位相スプリッタ１０か
らの同相の正弦波状信号と第１トラック・ホールド回路
２１の出力信号とを乗算する。乗算の結果、正と正の乗
算は正となり、正と負の乗算は負となり、負と負の乗算
は正となる。この第１乗算器の３１の出力は、加算器４
０の加算入力ポートの１つに供給される。
らの同相の正弦波状信号と第１トラック・ホールド回路
２１の出力信号とを乗算する。乗算の結果、正と正の乗
算は正となり、正と負の乗算は負となり、負と負の乗算
は正となる。この第１乗算器の３１の出力は、加算器４
０の加算入力ポートの１つに供給される。
【００１１】位相スプリッタの正弦波状出力信号は、第
１トラック・ホールド回路２１と同じ制御信号を受ける
第２トラック・ホールド回路２２のアナログ入力端に供
給されると共に、第２乗算器３２の第１入力端にも供給
される。第２トラック・ホールド回路２２の出力は、第
２乗算器３２の第２入力端に供給され、位相スプリッタ
からの正弦波状出力信号と乗算される。この乗算出力
は、加算器４０の他方の加算入力端に供給される。加算
器４０は、第１及び第２乗算器３１及び３２の出力を加
算したアナログ出力信号を発生する。
１トラック・ホールド回路２１と同じ制御信号を受ける
第２トラック・ホールド回路２２のアナログ入力端に供
給されると共に、第２乗算器３２の第１入力端にも供給
される。第２トラック・ホールド回路２２の出力は、第
２乗算器３２の第２入力端に供給され、位相スプリッタ
からの正弦波状出力信号と乗算される。この乗算出力
は、加算器４０の他方の加算入力端に供給される。加算
器４０は、第１及び第２乗算器３１及び３２の出力を加
算したアナログ出力信号を発生する。
【００１２】制御信号がトラック・モードの時には、加
算器４０のアナログ出力信号は次式で与えられる。 ｃｏｓ2（ωｔ＋α）＋ｓｉｎ2（ωｔ＋α）
算器４０のアナログ出力信号は次式で与えられる。 ｃｏｓ2（ωｔ＋α）＋ｓｉｎ2（ωｔ＋α）
【００１３】従って、この出力信号は一定の電圧値とな
る。ｔ＝Ｔの時点で制御信号によりトラック・モードか
らホールド・モードに遷移すると、トラック・ホールド
回路２１及び２２は、夫々一定出力信号ｃｏｓ（ωＴ＋
α）及びｓｉｎ（ωＴ＋α）に固定されるので、加算器
のアナログ出力信号は次式で表される。 cos(ωt+α)cos(ωT+α) + sin(ωt+α)sin(ωT+α) この出力信号の値はｃｏｓ（ωｔ＋γ）に等しく、γ＝
−ωＴ（定数）である。
る。ｔ＝Ｔの時点で制御信号によりトラック・モードか
らホールド・モードに遷移すると、トラック・ホールド
回路２１及び２２は、夫々一定出力信号ｃｏｓ（ωＴ＋
α）及びｓｉｎ（ωＴ＋α）に固定されるので、加算器
のアナログ出力信号は次式で表される。 cos(ωt+α)cos(ωT+α) + sin(ωt+α)sin(ωT+α) この出力信号の値はｃｏｓ（ωｔ＋γ）に等しく、γ＝
−ωＴ（定数）である。
【００１４】従って、図１の信号発生器は発振器の出力
を制御して出力信号を得るものであり、その第１状態で
は、時間に対して変化しない一定出力を発生し、第２状
態では、発振器の出力信号と同じ周波数の正弦波状信号
を発生する。
を制御して出力信号を得るものであり、その第１状態で
は、時間に対して変化しない一定出力を発生し、第２状
態では、発振器の出力信号と同じ周波数の正弦波状信号
を発生する。
【００１５】図１の信号発生器は、制御信号の遷移時点
の直後に既知の位相（ωｔ＋γ＝０）で正弦波状出力信
号の発生を開始する。制御信号の遷移時点から信号発生
までの時間遅延は、トラック・ホールド回路、乗算器及
び加算器の伝播遅延にのみ依存している。
の直後に既知の位相（ωｔ＋γ＝０）で正弦波状出力信
号の発生を開始する。制御信号の遷移時点から信号発生
までの時間遅延は、トラック・ホールド回路、乗算器及
び加算器の伝播遅延にのみ依存している。
【００１６】この信号発生器のジッタの問題は、発振器
２の安定性によって決まる。発振器２は、自走式の発振
器であり起動式ではないので、遅延時間を最小にするた
めにＱの値の低い素子を使用する必要がない。よって、
発振器の動作の安定性が高く、遅延も殆どなくジッタの
問題は発生しない。
２の安定性によって決まる。発振器２は、自走式の発振
器であり起動式ではないので、遅延時間を最小にするた
めにＱの値の低い素子を使用する必要がない。よって、
発振器の動作の安定性が高く、遅延も殆どなくジッタの
問題は発生しない。
【００１７】図１の実施例では、位相スプリッタ１０の
出力における相互の振幅の不均衡により、トラック・モ
ードにおける一定出力信号の値に対して発振器２の周波
数の２倍の交流成分が加算される。図１の装置に使用さ
れる素子の理想状態からのずれ、例えば、トラック・ホ
ールド回路及び乗算器の利得誤差やオフセット誤差、位
相スプリッタの位相誤差及び加算器の非線形誤差等によ
っても相当なジッタが発生する可能性がある。このよう
な原因によるジッタを最小にするには、図１の装置に使
用する素子の特性を整合させる必要がある。このような
特性の整合化は、回路装置を集積回路化することによっ
て達成できる。
出力における相互の振幅の不均衡により、トラック・モ
ードにおける一定出力信号の値に対して発振器２の周波
数の２倍の交流成分が加算される。図１の装置に使用さ
れる素子の理想状態からのずれ、例えば、トラック・ホ
ールド回路及び乗算器の利得誤差やオフセット誤差、位
相スプリッタの位相誤差及び加算器の非線形誤差等によ
っても相当なジッタが発生する可能性がある。このよう
な原因によるジッタを最小にするには、図１の装置に使
用する素子の特性を整合させる必要がある。このような
特性の整合化は、回路装置を集積回路化することによっ
て達成できる。
【００１８】図１の信号発生器の動作におけるジッタ
は、動作時の出力信号の振幅を低減させることにより、
種々の素子をより線形性の良好な範囲で動作させるよう
にしても良いが、熱雑音が一定なので、信号の振幅が小
さくなると信号対雑音比は低下する虞がある。
は、動作時の出力信号の振幅を低減させることにより、
種々の素子をより線形性の良好な範囲で動作させるよう
にしても良いが、熱雑音が一定なので、信号の振幅が小
さくなると信号対雑音比は低下する虞がある。
【００１９】図２は、本発明の他の実施例の構成を示す
ブロック図であり、この信号発生器は、熱歪を増加させ
ることなく、位相スプリッタの出力信号の振幅誤差及び
位相誤差に起因するジッタを低減するものである。更
に、この信号発生器はトラック・ホールド回路の有限な
遅延時間を補償することもできる。
ブロック図であり、この信号発生器は、熱歪を増加させ
ることなく、位相スプリッタの出力信号の振幅誤差及び
位相誤差に起因するジッタを低減するものである。更
に、この信号発生器はトラック・ホールド回路の有限な
遅延時間を補償することもできる。
【００２０】図２の場合、位相スプリッタ１０の同相出
力信号１１は、位相遅延素子５１を介して乗算器３１の
第１入力端に供給されると共に、トラック・ホールド回
路２１を介して乗算器３２の第１入力端にも供給され
る。同様に、位相スプリッタのもう一方の出力１２は、
位相遅延素子５２を介して乗算器３２の第２入力端に供
給されると共に、トラック・ホールド回路２２を介して
乗算器３１の第２入力端にも供給される。トラック・モ
ードの制御信号に応じて、第１乗算器３１から出力され
る信号は、ｓｉｎ（ωｔ＋α−δ）＊ｃｏｓ（ωｔ＋α
−θ）であり、第２乗算器３２の出力信号は、ｃｏｓ
（ωｔ＋α−δ）＊ｓｉｎ（ωｔ＋α−θ）である。こ
こで、δは各トラック・ホールド回路の位相遅延を表
し、θは位相遅延素子５１及び５２の位相遅延を表す。
これら乗算器３１及び３２の出力は、加算器４０により
加算され以下の式で表される出力信号が得られる。 cos(ωt+α-δ）sin(ωt+α-θ) - sin(ωt+α-δ)cos(ωt+α-θ)
力信号１１は、位相遅延素子５１を介して乗算器３１の
第１入力端に供給されると共に、トラック・ホールド回
路２１を介して乗算器３２の第１入力端にも供給され
る。同様に、位相スプリッタのもう一方の出力１２は、
位相遅延素子５２を介して乗算器３２の第２入力端に供
給されると共に、トラック・ホールド回路２２を介して
乗算器３１の第２入力端にも供給される。トラック・モ
ードの制御信号に応じて、第１乗算器３１から出力され
る信号は、ｓｉｎ（ωｔ＋α−δ）＊ｃｏｓ（ωｔ＋α
−θ）であり、第２乗算器３２の出力信号は、ｃｏｓ
（ωｔ＋α−δ）＊ｓｉｎ（ωｔ＋α−θ）である。こ
こで、δは各トラック・ホールド回路の位相遅延を表
し、θは位相遅延素子５１及び５２の位相遅延を表す。
これら乗算器３１及び３２の出力は、加算器４０により
加算され以下の式で表される出力信号が得られる。 cos(ωt+α-δ）sin(ωt+α-θ) - sin(ωt+α-δ)cos(ωt+α-θ)
【００２１】遅延素子５１及び５２の位相遅延θがトラ
ック・ホールド回路２１及び２２の位相遅延δと等しけ
れば、トラック・ホールド回路がトラック・モードで加
算回路４０に供給される２つの信号が等しくなるので、
出力信号はゼロとなる。時点ｔ＝Ｔにおいて、制御信号
がトラック・モードからホールド・モードに変化する
と、トラック・ホールド回路２１及び２２は、夫々ｃｏ
ｓ（ωＴ＋α−δ）と、ｓｉｎ（ωＴ＋α−δ）とな
る。この結果得られるアナログ出力信号は、次式で表さ
れる。 cos(ωＴ+α-δ)sin(ωt+α-δ) - sin(ωＴ+α-δ)cos(ωt+α-θ) この式の値は、ｓｉｎ（ωｔ＋γ）に等しく、ｔ＝Ｔの
時点でこの値はゼロとなる。よって、ｔ＝Ｔの時点でア
ナログ出力信号は０から発生開始するので、制御信号の
遷移時点ｔ＝Ｔから出力信号がゼロクロスで発生開始す
るまでの遅延時間を最小にすることが出来る。
ック・ホールド回路２１及び２２の位相遅延δと等しけ
れば、トラック・ホールド回路がトラック・モードで加
算回路４０に供給される２つの信号が等しくなるので、
出力信号はゼロとなる。時点ｔ＝Ｔにおいて、制御信号
がトラック・モードからホールド・モードに変化する
と、トラック・ホールド回路２１及び２２は、夫々ｃｏ
ｓ（ωＴ＋α−δ）と、ｓｉｎ（ωＴ＋α−δ）とな
る。この結果得られるアナログ出力信号は、次式で表さ
れる。 cos(ωＴ+α-δ)sin(ωt+α-δ) - sin(ωＴ+α-δ)cos(ωt+α-θ) この式の値は、ｓｉｎ（ωｔ＋γ）に等しく、ｔ＝Ｔの
時点でこの値はゼロとなる。よって、ｔ＝Ｔの時点でア
ナログ出力信号は０から発生開始するので、制御信号の
遷移時点ｔ＝Ｔから出力信号がゼロクロスで発生開始す
るまでの遅延時間を最小にすることが出来る。
【００２２】図２の遅延素子５１及び５２を調整するこ
とにより、加算器４０の出力信号の始点位相を正弦波状
曲線の任意の点に調整することが出来る。
とにより、加算器４０の出力信号の始点位相を正弦波状
曲線の任意の点に調整することが出来る。
【００２３】理想的な場合には、正弦波状信号と直角正
弦波状信号とを乗算することにより位相スプリッタの振
幅誤差及び位相誤差の影響を除去し、図１の回路より図
２の回路のジッタ特性を改善することが可能になる。
弦波状信号とを乗算することにより位相スプリッタの振
幅誤差及び位相誤差の影響を除去し、図１の回路より図
２の回路のジッタ特性を改善することが可能になる。
【００２４】図３は、図２の信号発生器の更に一般的な
装置の構成を示すブロック図である。図３の場合では、
発振器２の出力信号は位相シフタ６１及び６２に供給さ
れる。位相シフタ６１は、利得Ａを有し、位相シフトα
を与えるものであり、位相シフタ６２は、利得Ｂを有
し、位相シフトβを与えるものである。この結果、これ
ら位相シフタの出力信号は、Ａｃｏｓ（ωｔ＋α）及び
Ｂｃｏｓ（ωｔ＋β）で夫々与えられる。トラック・ホ
ールド回路２１及び２２の遅延は、遅延α及びβの中に
まとめられる。位相シフタ６１の出力はトラック・ホー
ルド回路２１及び乗算器３１に供給され、位相シフタ６
２の出力はトラック・ホールド回路２２及び乗算器３２
に供給される。トラック・ホールド回路の遅延をδと仮
定すると、トラック・モードにおけるトラック・ホール
ド回路２１及び２２の出力信号は、夫々Ａｃｏｓ（ωｔ
＋α−δ）及びＢｃｏｓ（ωｔ＋α−δ）で与えられ
る。乗算器３１及び３２の出力は加算器４０に供給さ
れ、加算器の出力は次式で与えられる。 AB[cos(ωt+α)cos(ωt+β-δ)-cos(ωt+α)cos(ωt+α-δ)] この値は、一定値−ＡＢｓｉｎδｓｉｎ（α−β）に等
しい。
装置の構成を示すブロック図である。図３の場合では、
発振器２の出力信号は位相シフタ６１及び６２に供給さ
れる。位相シフタ６１は、利得Ａを有し、位相シフトα
を与えるものであり、位相シフタ６２は、利得Ｂを有
し、位相シフトβを与えるものである。この結果、これ
ら位相シフタの出力信号は、Ａｃｏｓ（ωｔ＋α）及び
Ｂｃｏｓ（ωｔ＋β）で夫々与えられる。トラック・ホ
ールド回路２１及び２２の遅延は、遅延α及びβの中に
まとめられる。位相シフタ６１の出力はトラック・ホー
ルド回路２１及び乗算器３１に供給され、位相シフタ６
２の出力はトラック・ホールド回路２２及び乗算器３２
に供給される。トラック・ホールド回路の遅延をδと仮
定すると、トラック・モードにおけるトラック・ホール
ド回路２１及び２２の出力信号は、夫々Ａｃｏｓ（ωｔ
＋α−δ）及びＢｃｏｓ（ωｔ＋α−δ）で与えられ
る。乗算器３１及び３２の出力は加算器４０に供給さ
れ、加算器の出力は次式で与えられる。 AB[cos(ωt+α)cos(ωt+β-δ)-cos(ωt+α)cos(ωt+α-δ)] この値は、一定値−ＡＢｓｉｎδｓｉｎ（α−β）に等
しい。
【００２５】ｔ＝Ｔの時点でトラック・ホールド回路が
ホールド・モードに遷移すると、加算器４０のアナログ
出力信号は、−ＡＢｓｉｎ［ω(ｔ-Ｔ)＋θ］ｓｉｎ(α
-β)となる。
ホールド・モードに遷移すると、加算器４０のアナログ
出力信号は、−ＡＢｓｉｎ［ω(ｔ-Ｔ)＋θ］ｓｉｎ(α
-β)となる。
【００２６】本発明は、２つの出力信号のみを発生する
位相スプリッタに限定されるものではなく、もっと多数
の位相信号を発生する位相スプリッタに適用しても良
い。図４は、一例として３つの異なる位相の信号を発生
する位相スプリッタを採用した実施例の構成を示すブロ
ック図である。図４において、位相スプリッタ１０′
は、発振器２から正弦波状信号を受け、３つの出力信号
ａ（ｔ）、ｂ（ｔ）及びｃ（ｔ）を出力端１１′、１
２′及び１３′に夫々発生する。これら３つの出力信号
は互いに位相が１２０゜離れている。位相スプリッタの
第１出力は、第１トラック・ホールド回路２１′に供給
されると共に、第１乗算器３１′にも供給されている。
位相スプリッタの第２出力は、第２トラック・ホールド
回路２２′に供給されると共に、第２乗算器３２′にも
供給される。位相スプリッタの第３出力は、第３トラッ
ク・ホールド及び第３乗算器３３′に供給される。
位相スプリッタに限定されるものではなく、もっと多数
の位相信号を発生する位相スプリッタに適用しても良
い。図４は、一例として３つの異なる位相の信号を発生
する位相スプリッタを採用した実施例の構成を示すブロ
ック図である。図４において、位相スプリッタ１０′
は、発振器２から正弦波状信号を受け、３つの出力信号
ａ（ｔ）、ｂ（ｔ）及びｃ（ｔ）を出力端１１′、１
２′及び１３′に夫々発生する。これら３つの出力信号
は互いに位相が１２０゜離れている。位相スプリッタの
第１出力は、第１トラック・ホールド回路２１′に供給
されると共に、第１乗算器３１′にも供給されている。
位相スプリッタの第２出力は、第２トラック・ホールド
回路２２′に供給されると共に、第２乗算器３２′にも
供給される。位相スプリッタの第３出力は、第３トラッ
ク・ホールド及び第３乗算器３３′に供給される。
【００２７】これら乗算器は、各々が差動入力端も備え
ている。第１、第２及び第３トラック・ホールド回路の
出力信号ａ′（ｔ）、ｂ′（ｔ）及びｃ′（ｔ）は、乗
算器３１′、３２′及び３３′の差動入力端に図示した
ように供給されるので、第１乗算器３１′の出力は、
ａ′（ｔ）（ｂ′（ｔ）−ｃ′（ｔ））となり、第２乗
算器３２′の出力は、ｂ′（ｔ）（ｃ′（ｔ）−ａ′
（ｔ））となり、第３乗算器３３′の出力は、ｃ′
（ｔ）（ａ′（ｔ）−ｂ′（ｔ））となる。これら３つ
の乗算器の出力は加算器４０′により加算され、次式の
出力信号が得られる。 ａ′(ｔ)(ｂ′(ｔ)−ｃ′(ｔ))＋ｂ′(ｔ)(ｃ′(ｔ)−
ａ′(ｔ))＋ｃ′(ｔ)(ａ′(ｔ)−ｂ′(ｔ))
ている。第１、第２及び第３トラック・ホールド回路の
出力信号ａ′（ｔ）、ｂ′（ｔ）及びｃ′（ｔ）は、乗
算器３１′、３２′及び３３′の差動入力端に図示した
ように供給されるので、第１乗算器３１′の出力は、
ａ′（ｔ）（ｂ′（ｔ）−ｃ′（ｔ））となり、第２乗
算器３２′の出力は、ｂ′（ｔ）（ｃ′（ｔ）−ａ′
（ｔ））となり、第３乗算器３３′の出力は、ｃ′
（ｔ）（ａ′（ｔ）−ｂ′（ｔ））となる。これら３つ
の乗算器の出力は加算器４０′により加算され、次式の
出力信号が得られる。 ａ′(ｔ)(ｂ′(ｔ)−ｃ′(ｔ))＋ｂ′(ｔ)(ｃ′(ｔ)−
ａ′(ｔ))＋ｃ′(ｔ)(ａ′(ｔ)−ｂ′(ｔ))
【００２８】トラック・モードでは、トラック・ホール
ド回路の遅延は無視すれば、ａ′（ｔ）、ｂ′（ｔ）及
びｃ′（ｔ）は、夫々ａ（ｔ）、ｂ（ｔ）及びｃ（ｔ）
と同じであるので、信号ａ（ｔ）がｓｉｎ（ωｔ＋α）
で与えられると、加算器４０′の出力はゼロとなる。ｔ
＝Ｔの時点でホールド・モードに遷移すると、ａ′
（ｔ）、ｂ′（ｔ）及びｃ′（ｔ）は、夫々ａ（Ｔ）、
ｂ（Ｔ）及びｃ（Ｔ）に等しくなるので、加算器４０′
の出力信号は、ｓｉｎ（ωｔ−ωＴ）に正比例すること
になる。
ド回路の遅延は無視すれば、ａ′（ｔ）、ｂ′（ｔ）及
びｃ′（ｔ）は、夫々ａ（ｔ）、ｂ（ｔ）及びｃ（ｔ）
と同じであるので、信号ａ（ｔ）がｓｉｎ（ωｔ＋α）
で与えられると、加算器４０′の出力はゼロとなる。ｔ
＝Ｔの時点でホールド・モードに遷移すると、ａ′
（ｔ）、ｂ′（ｔ）及びｃ′（ｔ）は、夫々ａ（Ｔ）、
ｂ（Ｔ）及びｃ（Ｔ）に等しくなるので、加算器４０′
の出力信号は、ｓｉｎ（ωｔ−ωＴ）に正比例すること
になる。
【００２９】本発明は、上述のような乗算器の接続構成
に限定されるものではない。適当な調整をすることによ
り、乗算器の直接乗算入力端でトラック・ホールド回路
の出力を受け、差動入力端で位相スプリッタの出力を受
けるように接続しても良い。
に限定されるものではない。適当な調整をすることによ
り、乗算器の直接乗算入力端でトラック・ホールド回路
の出力を受け、差動入力端で位相スプリッタの出力を受
けるように接続しても良い。
【００３０】上述の４相の乗算器は既知の構成のもので
あり、主として第３高調波の歪を発生する。トラック・
ホールド回路も第３高調波の歪を発生する。位相スプリ
ッタ１０′の出力する３つの信号間の位相差は１２０゜
で、第３高調波の１周期に対応するので、３つの異なる
信号路で別々に発生した何れの第３高調波歪も、他の２
つの信号路の第３高調波歪とコヒーレントな関係にある
ので、加算器４０′において、３つの信号路における第
３高調波歪の振幅が同一ならば、これら第３高調波歪の
積は相殺され、消滅する。この第３高調波歪を低減する
ことにより、問題となるジッタも減少し、これにより、
乗算器はより振幅の大きな信号に対しても動作可能とな
るので信号対雑音比を改善することが出来、出力信号の
ジッタ特性も改善される。
あり、主として第３高調波の歪を発生する。トラック・
ホールド回路も第３高調波の歪を発生する。位相スプリ
ッタ１０′の出力する３つの信号間の位相差は１２０゜
で、第３高調波の１周期に対応するので、３つの異なる
信号路で別々に発生した何れの第３高調波歪も、他の２
つの信号路の第３高調波歪とコヒーレントな関係にある
ので、加算器４０′において、３つの信号路における第
３高調波歪の振幅が同一ならば、これら第３高調波歪の
積は相殺され、消滅する。この第３高調波歪を低減する
ことにより、問題となるジッタも減少し、これにより、
乗算器はより振幅の大きな信号に対しても動作可能とな
るので信号対雑音比を改善することが出来、出力信号の
ジッタ特性も改善される。
【００３１】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。
【００３２】
【発明の効果】本発明の信号発生器は、従来のように、
発振器を停止させてから、制御信号により再起動して出
力信号を発生させるのではなく、自走式の発振器の出力
と制御信号の所定の遷移時点とに応じて所定の位相から
出力信号の発生を開始するように構成したので、発振器
にＱの値の小さな素子を使用する必要がなく、遅延を低
減させ、且つジッタの発生も抑制することが可能とな
り、従来の二律背反の課題を同時に解決できる。また、
本発明によれば、第１及び第２乗算手段の各々が乗算す
る信号は、位相スプリッタである第３の手段の出力信号
と、トラック・ホールド回路である保持手段の出力信号
とであるが、これら乗算される出力信号は共に第３の手
段からの出力信号から得られるため、各乗算手段で乗算
される２つの信号が確実に関係付けられており、正弦波
状出力信号の位相を確実に制御できる。
発振器を停止させてから、制御信号により再起動して出
力信号を発生させるのではなく、自走式の発振器の出力
と制御信号の所定の遷移時点とに応じて所定の位相から
出力信号の発生を開始するように構成したので、発振器
にＱの値の小さな素子を使用する必要がなく、遅延を低
減させ、且つジッタの発生も抑制することが可能とな
り、従来の二律背反の課題を同時に解決できる。また、
本発明によれば、第１及び第２乗算手段の各々が乗算す
る信号は、位相スプリッタである第３の手段の出力信号
と、トラック・ホールド回路である保持手段の出力信号
とであるが、これら乗算される出力信号は共に第３の手
段からの出力信号から得られるため、各乗算手段で乗算
される２つの信号が確実に関係付けられており、正弦波
状出力信号の位相を確実に制御できる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】本発明の別の実施例の構成を示すブロック図で
ある。
ある。
【図４】本発明の更に別の実施例の構成を示すブロック
図である。
図である。
２ 第１の手段（発振器） ２０ 第２の手段（制御信号源） １０ 第３の手段（位相スプリッタ） ２１ 第１保持手段（トラック・ホールド回路） ２２ 第２保持手段（トラック・ホールド回路） ３１ 第１乗算手段（乗算器） ３２ 第２乗算手段（乗算器） ４０ 加算手段（加算器）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォルター・ディー・フィールズ アメリカ合衆国オレゴン州97005 ビー バートン サウス・ウェスト コーンス トーガ ナンバー・ワンハンドレッド・ ナインティー・エイト 9920 (56)参考文献 特開 昭59−153333（ＪＰ，Ａ) 特開 昭51−13548（ＪＰ，Ａ) 特開 平５−167349（ＪＰ，Ａ) 特開 平３−60501（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 28/00 G06G 7/22 H03L 3/00
Claims (2)
- 【請求項１】 正弦波状入力信号を発生する第１の手段
と、 上記正弦波状入力信号の発生中に選択された時点で第１
状態から第２状態に遷移する制御信号を発生する第２の
手段と、上記第１の手段からの上記正弦波状入力信号を受け、上
記正弦波状入力信号と周波数が等しいが所定位相差のあ
る第１及び第２正弦波状信号を発生する第３の手段と、 上記第２の手段からの上記制御信号の遷移時点における
上記第３の手段からの上記第１正弦波状信号を保持する
第１保持手段と、 上記第２の手段からの上記制御信号の遷移時点における
上記第３の手段からの上記第２正弦波状信号を保持する
第２保持手段と、 上記第１及び第２正弦波状信号の一方と、上記第１及び
第２保持手段の一方の出力信号とを乗算する第１乗算手
段と、 上記第１及び第２正弦波状信号の他方と、上記第１及び
第２保持手段の他方の出力信号とを乗算する第２乗算手
段と、 上記第１及び第２乗算手段の出力信号を加算して正弦波
状出力信号を発生する加算手段とを具え、 該加算手段からの上記正弦波状出力信号の発生が、上記
制御信号の状態遷移時点に対して所定の時点で且つ所定
の位相で開始することを特徴とする 信号発生器。 - 【請求項２】 上記第３の手段から上記第１及び第２乗
算手段に供給する上記正弦波状信号の位相を遅延させる
位相遅延器を更に具えたことを特徴とする請求項１の信
号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/926,101 US5402019A (en) | 1992-08-06 | 1992-08-06 | Phase startable clock device |
| US926101 | 1992-08-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104738A JPH06104738A (ja) | 1994-04-15 |
| JP2893230B2 true JP2893230B2 (ja) | 1999-05-17 |
Family
ID=25452758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207144A Expired - Lifetime JP2893230B2 (ja) | 1992-08-06 | 1993-07-29 | 信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5402019A (ja) |
| JP (1) | JP2893230B2 (ja) |
| DE (1) | DE4325896C2 (ja) |
| GB (1) | GB2270429B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411244B1 (en) | 2001-03-05 | 2002-06-25 | Tektronix, Inc. | Phase startable clock device for a digitizing instrument having deterministic phase error correction |
| US6384657B1 (en) | 2001-03-05 | 2002-05-07 | Tektronix, Inc. | Phase startable clock device having improved stability |
| ES2249690T3 (es) * | 2003-02-21 | 2006-04-01 | Alcatel | Circuito para desplazar la fase de reloj sin pasos de forma programable. |
| US7280930B2 (en) * | 2005-02-07 | 2007-10-09 | Lecroy Corporation | Sequential timebase |
| US7227397B1 (en) * | 2005-03-31 | 2007-06-05 | Transmeta Corporation | System, method and circuits for generating a signal |
| US7696797B1 (en) | 2005-03-31 | 2010-04-13 | Schnaitter William N | Signal generator with output frequency greater than the oscillator frequency |
| JP4714790B2 (ja) | 2008-01-30 | 2011-06-29 | 京セラ株式会社 | 電力増幅装置及び通信装置 |
| US8269528B2 (en) * | 2010-11-18 | 2012-09-18 | Texas Instruments Incorporated | Timing skew error correction apparatus and methods |
| US9461743B1 (en) * | 2014-07-16 | 2016-10-04 | Rockwell Collins, Inc. | Pulse to digital detection circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB802800A (en) * | 1949-12-28 | 1958-10-08 | Gen Precision Lab Inc | Improvements in or relating to coherent oscillator |
| US2979557A (en) * | 1957-10-01 | 1961-04-11 | Rca Corp | Recording and reproducing system |
| US4320360A (en) * | 1980-01-28 | 1982-03-16 | Hazeltine Corporation | Current pulse-injected, phase-locked oscillator |
| JPS58209232A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | 発振回路 |
| JPH0738717B2 (ja) * | 1988-05-26 | 1995-04-26 | 松下電器産業株式会社 | ドロップアウト検出装置 |
| ES2097144T3 (es) * | 1989-03-29 | 1997-04-01 | Sharp Kk | Generador de reloj. |
| US5103352A (en) * | 1989-06-22 | 1992-04-07 | Digital Equipment Corporation | Phased series tuned equalizer |
| US5008571A (en) * | 1989-06-29 | 1991-04-16 | Ail Systems, Inc. | Method and apparatus for dividing high frequency analog signals |
| US5157276A (en) * | 1991-09-26 | 1992-10-20 | Tektronix, Inc. | Low jitter clock phase adjust system |
-
1992
- 1992-08-06 US US07/926,101 patent/US5402019A/en not_active Expired - Lifetime
-
1993
- 1993-07-29 JP JP5207144A patent/JP2893230B2/ja not_active Expired - Lifetime
- 1993-08-02 DE DE4325896A patent/DE4325896C2/de not_active Expired - Lifetime
- 1993-08-05 GB GB9316265A patent/GB2270429B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4325896A1 (de) | 1994-02-10 |
| US5402019A (en) | 1995-03-28 |
| JPH06104738A (ja) | 1994-04-15 |
| GB2270429B (en) | 1996-06-26 |
| GB2270429A (en) | 1994-03-09 |
| GB9316265D0 (en) | 1993-09-22 |
| DE4325896C2 (de) | 1995-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3175580B2 (ja) | 直交位相変調器の調整装置 | |
| JP2893230B2 (ja) | 信号発生器 | |
| JP2000022772A (ja) | 搬送波再生回路並びに搬送波再生方法 | |
| JPH02146811A (ja) | 正弦波信号可変遅延回路 | |
| JPH08195676A (ja) | 低雑音発振回路用遅延検波回路 | |
| RU2255418C2 (ru) | Способ и устройство для улучшения характеристик захвата и синхронизации систем фазовой автоподстройки частоты | |
| JPH09196977A (ja) | スペクトラムアナライザ | |
| JPH07264063A (ja) | 周波数シンセサイザ | |
| JP2697650B2 (ja) | フィードフォワード増幅器 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JP4256491B2 (ja) | 位相制御ループを具える集積回路 | |
| JPH07123123A (ja) | ４相位相変調回路 | |
| JP3401033B2 (ja) | 直交変調器およびその校正方法 | |
| JP3587666B2 (ja) | 直交信号生成装置 | |
| JP3175714B2 (ja) | クロック同期回路 | |
| JPH10303708A (ja) | 周波数逓倍回路 | |
| JP3263341B2 (ja) | 移相装置及び移相装置を用いた位相変調装置 | |
| Krieger et al. | Frequency locked phase estimation under harmonically distorted conditions | |
| JPH0323708Y2 (ja) | ||
| JPH0718189Y2 (ja) | 位相同期ループ回路 | |
| JP3220206B2 (ja) | 位相制御回路 | |
| JPH09284052A (ja) | 位相差信号発生器 | |
| JPH04360345A (ja) | 搬送波再生回路 | |
| JPH07270168A (ja) | 光回転角速度センサ | |
| JP2002135345A (ja) | Ｐｓｋ同期方法及びｐｓｋ同期装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 14 |