JP3263341B2 - 移相装置及び移相装置を用いた位相変調装置 - Google Patents
移相装置及び移相装置を用いた位相変調装置Info
- Publication number
- JP3263341B2 JP3263341B2 JP20424497A JP20424497A JP3263341B2 JP 3263341 B2 JP3263341 B2 JP 3263341B2 JP 20424497 A JP20424497 A JP 20424497A JP 20424497 A JP20424497 A JP 20424497A JP 3263341 B2 JP3263341 B2 JP 3263341B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- phase shift
- output
- signal
- shift amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、内部にフィード
バック回路を備えて、入力信号に対し任意の位相差を持
つ信号を出力する移相装置並びにこの移相装置を使用し
た位相変調装置に関するものである。
バック回路を備えて、入力信号に対し任意の位相差を持
つ信号を出力する移相装置並びにこの移相装置を使用し
た位相変調装置に関するものである。
【０００２】
【従来の技術】所定の周波数の入力信号に対して位相の
ずれた信号を取り出す移相装置として、例えば、図６に
示す特開平５−２５９９００号公報に示された従来の位
相変調回路がある。図において、１１は基準信号源、１
３は電圧制御型発振回路、１０は位相比較器で、電圧制
御型発振回路１３の出力と基準信号源１１からの信号と
の位相差を検出する。１２はローパスフィルタで、位相
比較器１０の出力を積分し、電圧制御型発振回路１３の
制御信号として出力する。１４ないし１７は偶数個の導
通抵抗制御型ＣＭＯＳインバータ、２２は奇数個の通常
のＣＭＯＳインバータである。
ずれた信号を取り出す移相装置として、例えば、図６に
示す特開平５−２５９９００号公報に示された従来の位
相変調回路がある。図において、１１は基準信号源、１
３は電圧制御型発振回路、１０は位相比較器で、電圧制
御型発振回路１３の出力と基準信号源１１からの信号と
の位相差を検出する。１２はローパスフィルタで、位相
比較器１０の出力を積分し、電圧制御型発振回路１３の
制御信号として出力する。１４ないし１７は偶数個の導
通抵抗制御型ＣＭＯＳインバータ、２２は奇数個の通常
のＣＭＯＳインバータである。
【０００３】上述構成による従来の移相装置では、基準
信号源１１からの信号と電圧制御型発振回路１３の出力
の位相差を検出する位相比較器１０と、この位相比較器
１０の出力を積分するローパスフィルタ１２と、電圧制
御型発振回路１３によって構成されるＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）において、電圧制御型発
振回路１３の導通抵抗を電圧制御で可変できる偶数個の
ＣＭＯＳインバータの各段から、それぞれ基準信号の周
期の１／Ｎずつ位相のずれた信号を取り出すことができ
る。
信号源１１からの信号と電圧制御型発振回路１３の出力
の位相差を検出する位相比較器１０と、この位相比較器
１０の出力を積分するローパスフィルタ１２と、電圧制
御型発振回路１３によって構成されるＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）において、電圧制御型発
振回路１３の導通抵抗を電圧制御で可変できる偶数個の
ＣＭＯＳインバータの各段から、それぞれ基準信号の周
期の１／Ｎずつ位相のずれた信号を取り出すことができ
る。
【０００４】
【発明が解決しようとする課題】従来の位相変調装置
は、上記のように構成されており、電圧制御型発信器が
内部に保持するＣＭＯＳインバータの段数がＮ段であれ
ば、離散的なＮ種類の位相差しか取り出すことしかでき
ないという課題がある。即ち、連続して位相差を与えた
い場合には、無数のＣＭＯＳインバータを必要とする。
また、ＣＭＯＳインバータを多量に使用すると回路規模
が大きくなる上に、その遅延時間により利用できる基準
信号源の発信周波数が制約されるという課題もある。
は、上記のように構成されており、電圧制御型発信器が
内部に保持するＣＭＯＳインバータの段数がＮ段であれ
ば、離散的なＮ種類の位相差しか取り出すことしかでき
ないという課題がある。即ち、連続して位相差を与えた
い場合には、無数のＣＭＯＳインバータを必要とする。
また、ＣＭＯＳインバータを多量に使用すると回路規模
が大きくなる上に、その遅延時間により利用できる基準
信号源の発信周波数が制約されるという課題もある。
【０００５】この発明は、上記の課題を解決するために
なされたもので、第１に連続的な移相量が小さな回路規
模で得られるようにすることを目的とする。また、第２
に、回路規模は小さいままで設定移相量に精度よく、ま
たは速やかに追従する移相装置を得ることを目的とす
る。
なされたもので、第１に連続的な移相量が小さな回路規
模で得られるようにすることを目的とする。また、第２
に、回路規模は小さいままで設定移相量に精度よく、ま
たは速やかに追従する移相装置を得ることを目的とす
る。
【０００６】更に、アナログ変調波を入力して、上記移
相装置を使用しての連続位相変調が得られる位相変調装
置を得る。
相装置を使用しての連続位相変調が得られる位相変調装
置を得る。
【０００７】
【課題を解決するための手段】この発明に係る移相装置
は、アナログ入力信号とアナログ出力信号との位相を比
較する位相比較器と、この位相比較器の出力に所定の移
相量を加減算して上記アナログ出力信号を生成する移相
器を備えた。
は、アナログ入力信号とアナログ出力信号との位相を比
較する位相比較器と、この位相比較器の出力に所定の移
相量を加減算して上記アナログ出力信号を生成する移相
器を備えた。
【０００８】また更に、移相器には入力側に増幅器を設
けて、位相比較器の出力と所定の移相量との加減算結果
をこの設けた増幅器で増幅後の信号に基づいてアナログ
出力信号を生成するようにした。
けて、位相比較器の出力と所定の移相量との加減算結果
をこの設けた増幅器で増幅後の信号に基づいてアナログ
出力信号を生成するようにした。
【０００９】また更に、移相器には入力側に増幅器と微
分器相当とを並列接続で設置して、位相比較器の出力と
所定の移相量との加減算結果をこの設置した増幅器と微
分器での演算後の信号に基づいてアナログ出力信号を生
成するようにした。
分器相当とを並列接続で設置して、位相比較器の出力と
所定の移相量との加減算結果をこの設置した増幅器と微
分器での演算後の信号に基づいてアナログ出力信号を生
成するようにした。
【００１０】また更に、移相器には入力側に増幅器と積
分器相当とを並列接続で設置して、位相比較器の出力と
所定の移相量との加減算結果をこの設置した増幅器と積
分器での演算後の信号に基づいてアナログ出力信号を生
成するようにした。
分器相当とを並列接続で設置して、位相比較器の出力と
所定の移相量との加減算結果をこの設置した増幅器と積
分器での演算後の信号に基づいてアナログ出力信号を生
成するようにした。
【００１１】この発明に係る移相装置を用いた位相変調
装置は、アナログ入力信号とアナログ出力信号との位相
を比較する位相比較器と、この位相比較器の出力に所定
の位相量を加減算して上記アナログ出力信号を生成する
移相器とで構成される移相装置において、上記アナログ
出力信号に移相量を与える上記所定の位相量として、ア
ナログ変調波信号を入力して、装置出力として被変調出
力を得るようにした。
装置は、アナログ入力信号とアナログ出力信号との位相
を比較する位相比較器と、この位相比較器の出力に所定
の位相量を加減算して上記アナログ出力信号を生成する
移相器とで構成される移相装置において、上記アナログ
出力信号に移相量を与える上記所定の位相量として、ア
ナログ変調波信号を入力して、装置出力として被変調出
力を得るようにした。
【００１２】
実施の形態１．本発明の実施の形態１における移相装置
を説明する。図１は、その構成ブロック図であり、図に
おいて、１は例えば正弦波のアナログ入力信号と、装置
出力である正弦波の出力信号とを入力としてその位相差
を出力する位相比較器である。２は任意の所望する移相
量と、位相比較器１の出力の位相差とを入力とし、減算
をする減算器で、３は減算器２の出力を入力とし、その
値が０になるよう装置の出力信号を生成する移相器であ
る。図ではその動作がよく判るように、入力信号Ｉ、設
定する移相量Ｒ、装置の出力信号Ｏの代表的な波形を示
している。
を説明する。図１は、その構成ブロック図であり、図に
おいて、１は例えば正弦波のアナログ入力信号と、装置
出力である正弦波の出力信号とを入力としてその位相差
を出力する位相比較器である。２は任意の所望する移相
量と、位相比較器１の出力の位相差とを入力とし、減算
をする減算器で、３は減算器２の出力を入力とし、その
値が０になるよう装置の出力信号を生成する移相器であ
る。図ではその動作がよく判るように、入力信号Ｉ、設
定する移相量Ｒ、装置の出力信号Ｏの代表的な波形を示
している。
【００１３】上述構成の装置の動作を説明する。正弦波
の入力信号Ｉに対して、位相比較器１は、比較結果の出
力信号を減算器２に入力する。減算器２は、設定された
移相量Ｒとの差を移相器３に対して出力する。移相器３
は、入力信号にこの設定された移相量を進相または遅相
して正弦波のアナログ出力信号Ｏを生成する。
の入力信号Ｉに対して、位相比較器１は、比較結果の出
力信号を減算器２に入力する。減算器２は、設定された
移相量Ｒとの差を移相器３に対して出力する。移相器３
は、入力信号にこの設定された移相量を進相または遅相
して正弦波のアナログ出力信号Ｏを生成する。
【００１４】実施の形態２．移相精度を更に高めた移相
装置を説明する。図２は、その構成ブロック図であり、
実施の形態１における図１の構成に更に、４の増幅器を
付加した構成としている。その動作は、図２において、
減算器２の出力を増幅器４が更に増幅して移相器３に入
力する。このため、出力信号Ｏの移相量は減算器２の出
力が完全に０になるよう負帰還がかかり、更に正確に設
定した移相量Ｒを反映したものとなる。
装置を説明する。図２は、その構成ブロック図であり、
実施の形態１における図１の構成に更に、４の増幅器を
付加した構成としている。その動作は、図２において、
減算器２の出力を増幅器４が更に増幅して移相器３に入
力する。このため、出力信号Ｏの移相量は減算器２の出
力が完全に０になるよう負帰還がかかり、更に正確に設
定した移相量Ｒを反映したものとなる。
【００１５】移相精度を更に高めた他の移相装置を説明
する。図３は、その構成ブロック図であり、図１の構成
に更に、５の微分器を付加した構成としている。その動
作は、図３において、減算器２の出力を増幅器４が更に
増幅し、また減算器２の出力を微分して移相器３に入力
する。このため過渡的に収束速度が増加し、入力信号ま
たは移相設定量の急激な変動にも追従し、また出力信号
Ｏの移相量は減算器２の出力が完全に０になるよう負帰
還がかかり、更に正確に設定した移相量Ｒを反映したも
のとなる。
する。図３は、その構成ブロック図であり、図１の構成
に更に、５の微分器を付加した構成としている。その動
作は、図３において、減算器２の出力を増幅器４が更に
増幅し、また減算器２の出力を微分して移相器３に入力
する。このため過渡的に収束速度が増加し、入力信号ま
たは移相設定量の急激な変動にも追従し、また出力信号
Ｏの移相量は減算器２の出力が完全に０になるよう負帰
還がかかり、更に正確に設定した移相量Ｒを反映したも
のとなる。
【００１６】図４は、移相精度を更に高めた他の移相装
置の構成ブロック図であり、図３の構成に更に６の積分
器を付加している。その動作は、図４において、減算器
２の出力を増幅器４が更に増幅し、また減算器２の出力
を微分し、また積分器６が残存誤差を積分して移相器３
に入力する。このため過渡的に収束速度が増加し、また
出力信号Ｏの移相量は減算器２の出力が完全に０になる
よう積分を加味した負帰還がかかり、更に正確に設定し
た移相量Ｒを反映したものとなる。もちろん、図４の構
成で、微分器５を用いずに積分器６のみを用いる構成と
してもよい。
置の構成ブロック図であり、図３の構成に更に６の積分
器を付加している。その動作は、図４において、減算器
２の出力を増幅器４が更に増幅し、また減算器２の出力
を微分し、また積分器６が残存誤差を積分して移相器３
に入力する。このため過渡的に収束速度が増加し、また
出力信号Ｏの移相量は減算器２の出力が完全に０になる
よう積分を加味した負帰還がかかり、更に正確に設定し
た移相量Ｒを反映したものとなる。もちろん、図４の構
成で、微分器５を用いずに積分器６のみを用いる構成と
してもよい。
【００１７】実施の形態３．実施の形態１または２にお
ける位相比較器１と減算器２と移相器３等とで構成され
る移相装置において、装置出力の正弦波出力信号に所望
の移相量を与える移相設定量として、ＤＣ量の代わりに
アナログ変調波信号を入力して、装置出力として被変調
出力を得る位相変調装置が得られる。図５は、その構成
ブロック図であり、図４の構成の移相装置において位相
設定量の代わりに、例えば、正弦波の変調波を用いてい
る。
ける位相比較器１と減算器２と移相器３等とで構成され
る移相装置において、装置出力の正弦波出力信号に所望
の移相量を与える移相設定量として、ＤＣ量の代わりに
アナログ変調波信号を入力して、装置出力として被変調
出力を得る位相変調装置が得られる。図５は、その構成
ブロック図であり、図４の構成の移相装置において位相
設定量の代わりに、例えば、正弦波の変調波を用いてい
る。
【００１８】その動作は、図５において、減算器２の出
力を増幅器４が更に増幅し、また減算器２の出力を微分
し、また積分器６が残存誤差を積分して移相器３に入力
する。このため過渡的に収束速度が増加し、また出力信
号Ｏの移相量は減算器２の出力が完全に０になるよう積
分を加味した負帰還がかかり、更に正確に設定した移相
量Ｒを反映したものとなる。もちろん、図１ないし図３
の構成として、正弦波の変調波を用いる構成としてもよ
い。
力を増幅器４が更に増幅し、また減算器２の出力を微分
し、また積分器６が残存誤差を積分して移相器３に入力
する。このため過渡的に収束速度が増加し、また出力信
号Ｏの移相量は減算器２の出力が完全に０になるよう積
分を加味した負帰還がかかり、更に正確に設定した移相
量Ｒを反映したものとなる。もちろん、図１ないし図３
の構成として、正弦波の変調波を用いる構成としてもよ
い。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、位
相比較器出力と移相設定量との差をなくすよう移相器を
動作させる移相装置としたので、小さな回路規模で精度
よく連続的に移相量を設定できる移相装置が得られる効
果がある。
相比較器出力と移相設定量との差をなくすよう移相器を
動作させる移相装置としたので、小さな回路規模で精度
よく連続的に移相量を設定できる移相装置が得られる効
果がある。
【００２０】また更に、位相差を増幅する増幅器、必要
に応じて微分器、積分器を設けたので、更に精度よく、
また入力変化によく追従する、残存誤差が少ない装置が
得られる効果がある。
に応じて微分器、積分器を設けたので、更に精度よく、
また入力変化によく追従する、残存誤差が少ない装置が
得られる効果がある。
【００２１】また更に、移相設定量にアナログ被変調波
を用いて、小さな回路規模で精度よく変調出力が得られ
る位相変調装置が得られる効果がある。
を用いて、小さな回路規模で精度よく変調出力が得られ
る位相変調装置が得られる効果がある。
【図１】 本発明の実施の形態１における移相装置の構
成ブロック図である。
成ブロック図である。
【図２】 本発明の実施の形態２における移相装置の構
成ブロック図である。
成ブロック図である。
【図３】 実施の形態２における他の移相装置の構成ブ
ロック図である。
ロック図である。
【図４】 実施の形態２における他の移相装置の構成ブ
ロック図である。
ロック図である。
【図５】 本発明の実施の形態３における位相変調装置
の構成ブロック図である。
の構成ブロック図である。
【図６】 従来の移相装置の構成ブロック図である。
１ 位相比較器、２ 減算器、３ 移相器、４ 増幅
器、５ 微分器、６ 積分器。
器、５ 微分器、６ 積分器。
Claims (5)
- 【請求項１】 アナログ入力信号とアナログ出力信号と
の位相を比較する位相比較器と、 上記位相比較器の出力に所定の移相量を加減算して上記
アナログ出力信号を生成する移相器を備えた移相装置。 - 【請求項２】 移相器は、入力側に増幅器を設けて、位
相比較器の出力と所定の移相量との加減算結果を上記設
けた増幅器で増幅後の信号に基づいてアナログ出力信号
を生成する移相器としたことを特徴とする請求項１記載
の移相装置。 - 【請求項３】 移相器は、入力側に増幅器と微分器相当
とを並列接続で設置して、位相比較器の出力と所定の移
相量との加減算結果を上記設置した増幅器と微分器での
演算後の信号に基づいてアナログ出力信号を生成する移
相器としたことを特徴とする請求項１記載の移相装置。 - 【請求項４】 移相器は、入力側に増幅器と積分器相当
とを並列接続で設置して、位相比較器の出力と所定の移
相量との加減算結果を上記設置した増幅器と積分器での
演算後の信号に基づいてアナログ出力信号を生成する移
相器としたことを特徴とする請求項１記載の移相装置。 - 【請求項５】 アナログ入力信号とアナログ出力信号と
の位相を比較する位相比較器と、上記位相比較器の出力
に所定の移相量を加減算して上記アナログ出力信号を生
成する移相器とで構成される移相装置において、 上記アナログ出力信号に移相量を与える上記所定の移相
量として、アナログ変調波信号を入力して、移相装置出
力として被変調出力を得るようにした移相装置を用いた
位相変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20424497A JP3263341B2 (ja) | 1997-07-30 | 1997-07-30 | 移相装置及び移相装置を用いた位相変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20424497A JP3263341B2 (ja) | 1997-07-30 | 1997-07-30 | 移相装置及び移相装置を用いた位相変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155037A JPH1155037A (ja) | 1999-02-26 |
| JP3263341B2 true JP3263341B2 (ja) | 2002-03-04 |
Family
ID=16487249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20424497A Expired - Fee Related JP3263341B2 (ja) | 1997-07-30 | 1997-07-30 | 移相装置及び移相装置を用いた位相変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263341B2 (ja) |
-
1997
- 1997-07-30 JP JP20424497A patent/JP3263341B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155037A (ja) | 1999-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920019054A (ko) | 인버터 시스템 | |
| EP0397932B1 (en) | Control device for active filter | |
| JP4076391B2 (ja) | 周期性信号制御装置及び周波数検出装置 | |
| JP3263341B2 (ja) | 移相装置及び移相装置を用いた位相変調装置 | |
| JPH0993045A (ja) | 位相周波数検出回路 | |
| JPH11312974A (ja) | Ｐｌｌ（位相ロックループ）回路 | |
| JP2950493B2 (ja) | 映像処理システムのバースト信号発生回路 | |
| JP2017050707A (ja) | Ｐｌｌ回路、半導体装置、電子制御ユニット及びｐｌｌ回路の制御方法 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JPH0583955A (ja) | 電力変換装置の制御方法及びその方法を用いてなる電力変換装置 | |
| JP2010230439A (ja) | 制御回路 | |
| JP3597306B2 (ja) | 静止型電力変換装置 | |
| JP3826387B2 (ja) | 位相差検出回路およびこれを用いた位相同期回路 | |
| JPH03296322A (ja) | 位相同期回路 | |
| JP3049673B2 (ja) | スイッチング電源 | |
| KR100189936B1 (ko) | 정현파 신호를 사용한 회전각 추정 장치 및 방법 | |
| JP2722611B2 (ja) | デイレイロツクループ回路 | |
| JP3220206B2 (ja) | 位相制御回路 | |
| JP2000341116A (ja) | 位相同期回路 | |
| KR0183791B1 (ko) | 동기 위상 루프회로에서의 주파수 변환 장치 | |
| JPH06350455A (ja) | アナログ／ディジタル変換器及びディジタル位相検出器 | |
| JPH0716209U (ja) | 無効電力補償装置 | |
| JPH03123222A (ja) | 自動周波数制御装置 | |
| JPS5983415A (ja) | 周波数逓倍器 | |
| JPH07240762A (ja) | タイミング自動調整識別回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011120 |
|
| LAPS | Cancellation because of no payment of annual fees |