JPH07240762A - タイミング自動調整識別回路 - Google Patents
タイミング自動調整識別回路Info
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- JPH07240762A JPH07240762A JP6051085A JP5108594A JPH07240762A JP H07240762 A JPH07240762 A JP H07240762A JP 6051085 A JP6051085 A JP 6051085A JP 5108594 A JP5108594 A JP 5108594A JP H07240762 A JPH07240762 A JP H07240762A
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- circuit
- voltage
- clock
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Abstract
(57)【要約】
【目的】 識別回路の負荷を軽減して動作の高速化を
図る。 【構成】 入力データ信号とクロック信号の１／２分周
信号との論理積の時間積分値と、入力データ補信号とク
ロック信号の１／２分周補信号との論理積の時間積分値
との和を電圧加算器１２で得る。ここで得た和信号とク
ロック信号の１／２分周信号の時間積分値とを増幅器１
３で比較増幅してデータ信号とクロック信号との位相差
を検出する。この検出信号を制御電圧として電圧制御移
相器１４に入力してクロック信号の位相を調整する。
図る。 【構成】 入力データ信号とクロック信号の１／２分周
信号との論理積の時間積分値と、入力データ補信号とク
ロック信号の１／２分周補信号との論理積の時間積分値
との和を電圧加算器１２で得る。ここで得た和信号とク
ロック信号の１／２分周信号の時間積分値とを増幅器１
３で比較増幅してデータ信号とクロック信号との位相差
を検出する。この検出信号を制御電圧として電圧制御移
相器１４に入力してクロック信号の位相を調整する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
おける識別再生回路に係り、特にデータ信号とクロック
信号（データ信号のビットレートと同じ周波数）の位相
とを自動的に最適制御するタイミング自動調整識別回路
に関するものである。
おける識別再生回路に係り、特にデータ信号とクロック
信号（データ信号のビットレートと同じ周波数）の位相
とを自動的に最適制御するタイミング自動調整識別回路
に関するものである。
【０００２】
【従来の技術】図５に従来のタイミング自動調整識別回
路を構成例を示す（Charles R.Hogge:A Self Correctin
g Clock Recovery Circuit, IEEE Journal of Lightwav
e Technology, Vol.LT-3 No.6 p.1312-1314 Dec.1985を
参照 )。
路を構成例を示す（Charles R.Hogge:A Self Correctin
g Clock Recovery Circuit, IEEE Journal of Lightwav
e Technology, Vol.LT-3 No.6 p.1312-1314 Dec.1985を
参照 )。
【０００３】この回路は、データ入力端子２１とデータ
出力端子２２の間に縦続接続され識別再生動作を行なう
２つの例えばＤ−ＦＦ回路等からなる識別回路２３、２
４と、それぞれの識別回路２３、２４の入出力信号の位
相比較を行なう２つの排他的論理和回路２５、２６と、
これらの排他的論理和回路２５、２６の出力信号を時間
積分するローパスフィルタ２７、２８と、これら２つの
時間積分された電圧信号を比較しその結果（差分）を増
幅して制御電圧を発生する増幅器２９と、その増幅器２
９の制御電圧によってクロック信号の位相制御を行なう
電圧制御移相器３０と、その電圧制御移相器３０の出力
クロック信号から２相クロック信号を発生する単相−両
相変換回路３１とから構成されている。
出力端子２２の間に縦続接続され識別再生動作を行なう
２つの例えばＤ−ＦＦ回路等からなる識別回路２３、２
４と、それぞれの識別回路２３、２４の入出力信号の位
相比較を行なう２つの排他的論理和回路２５、２６と、
これらの排他的論理和回路２５、２６の出力信号を時間
積分するローパスフィルタ２７、２８と、これら２つの
時間積分された電圧信号を比較しその結果（差分）を増
幅して制御電圧を発生する増幅器２９と、その増幅器２
９の制御電圧によってクロック信号の位相制御を行なう
電圧制御移相器３０と、その電圧制御移相器３０の出力
クロック信号から２相クロック信号を発生する単相−両
相変換回路３１とから構成されている。
【０００４】この回路は、データ入力端子２１に入力す
る入力データ信号に対して、クロック入力端子３２に入
力したクロックの位相が最適になるように調整する回路
である。以下、その動作を説明する。
る入力データ信号に対して、クロック入力端子３２に入
力したクロックの位相が最適になるように調整する回路
である。以下、その動作を説明する。
【０００５】データ入力端子２１に入力した入力データ
信号ａは、クロック信号ｂにより第１の識別回路２３で
識別再生される。これによりその識別回路２３からは再
生データ信号ｃが出力される。さらにこの再生データ信
号ｃは、クロック補信号ｂ′（クロック信号ｂの反転信
号）により第２の識別回路２４で識別再生され、再生デ
ータ信号ｄとなる。
信号ａは、クロック信号ｂにより第１の識別回路２３で
識別再生される。これによりその識別回路２３からは再
生データ信号ｃが出力される。さらにこの再生データ信
号ｃは、クロック補信号ｂ′（クロック信号ｂの反転信
号）により第２の識別回路２４で識別再生され、再生デ
ータ信号ｄとなる。
【０００６】第１の排他的論理和回路２５は信号ａと信
号ｃの排他的論理和をとり信号ｅを出力する。第２の排
他的論理和回路２６は信号ｃと信号ｄの排他的論理和を
とり、信号ｆを出力する。これら排他的論他和回路２
５、２６の出力信号ｅ、ｆはそれぞれ第１、第２のロー
パスフィルタ２７、２８により時間積分されて増幅器２
９に入力される。
号ｃの排他的論理和をとり信号ｅを出力する。第２の排
他的論理和回路２６は信号ｃと信号ｄの排他的論理和を
とり、信号ｆを出力する。これら排他的論他和回路２
５、２６の出力信号ｅ、ｆはそれぞれ第１、第２のロー
パスフィルタ２７、２８により時間積分されて増幅器２
９に入力される。
【０００７】ここで、第１および第２のローパスフィル
タ２７、２８の出力電圧は、それぞれ第１および第２の
識別回路２３、２４の入出力信号の位相差に相当する。
増幅器２９はこの両出力電圧の差分を増幅して、電圧制
御移相器３０に制御信号として入力させる。この結果、
クロック信号はこの電圧制御移相器３０において、その
位相が制御される。図６にこの電圧制御移相器３０の入
力特性を示した。この特性から、制御信号の入力電圧
（横軸）によって出力信号（クロック）の位相の遅れや
進みを制御できることが分かる。縦軸の出力信号の位相
（rad.）の正（＋）方向は遅れを、負（−）方向は進み
を示す。以下に、この回路の詳細について説明する。
タ２７、２８の出力電圧は、それぞれ第１および第２の
識別回路２３、２４の入出力信号の位相差に相当する。
増幅器２９はこの両出力電圧の差分を増幅して、電圧制
御移相器３０に制御信号として入力させる。この結果、
クロック信号はこの電圧制御移相器３０において、その
位相が制御される。図６にこの電圧制御移相器３０の入
力特性を示した。この特性から、制御信号の入力電圧
（横軸）によって出力信号（クロック）の位相の遅れや
進みを制御できることが分かる。縦軸の出力信号の位相
（rad.）の正（＋）方向は遅れを、負（−）方向は進み
を示す。以下に、この回路の詳細について説明する。
【０００８】図７にクロック信号の位相が最適な場合の
各部の動作波形を示す。このとき、識別回路２３、２４
はクロック信号の立上りで識別再生データ信号を出力す
るものとする。データ信号とクロック信号の位相が最適
な場合、排他的論理和回路２５、２６の出力信号ｅ、ｆ
の時間積分値は同じになる。それ故、電圧制御移相器３
０の制御電圧は０となり、クロック信号の位相はそのま
ま保持される。
各部の動作波形を示す。このとき、識別回路２３、２４
はクロック信号の立上りで識別再生データ信号を出力す
るものとする。データ信号とクロック信号の位相が最適
な場合、排他的論理和回路２５、２６の出力信号ｅ、ｆ
の時間積分値は同じになる。それ故、電圧制御移相器３
０の制御電圧は０となり、クロック信号の位相はそのま
ま保持される。
【０００９】図８にクロックの位相がΔφだけ進んでい
る場合の各部の動作波形を示す。このとき、一方の排他
的論理和回路２５の出力信号ｅの時間積分値は、他方の
排他的論理和回路２６の出力信号ｆの時間積分値よりも
小さくなる。このため、電圧制御移相器３０の制御電圧
は正となり、電圧制御移相器３０は図６の特性によって
クロック信号の位相を遅らせる。
る場合の各部の動作波形を示す。このとき、一方の排他
的論理和回路２５の出力信号ｅの時間積分値は、他方の
排他的論理和回路２６の出力信号ｆの時間積分値よりも
小さくなる。このため、電圧制御移相器３０の制御電圧
は正となり、電圧制御移相器３０は図６の特性によって
クロック信号の位相を遅らせる。
【００１０】図９にクロックの位相がΔφだけ遅れてい
る場合の各部の動作波形を示す。このとき、一方の排他
的論理和回路２５の出力信号ｅの時間積分値は、他方の
排他的論理和回路２６の出力信号ｆの時間積分値よりも
大きくなる。このため、電圧制御移相器３０の制御電圧
は負となり、電圧制御移相器３０は図６の特性によって
クロック信号の位相を進ませる。
る場合の各部の動作波形を示す。このとき、一方の排他
的論理和回路２５の出力信号ｅの時間積分値は、他方の
排他的論理和回路２６の出力信号ｆの時間積分値よりも
大きくなる。このため、電圧制御移相器３０の制御電圧
は負となり、電圧制御移相器３０は図６の特性によって
クロック信号の位相を進ませる。
【００１１】以上のような一連のフィードバック動作に
より、データ信号に対するクロック信号の位相を常に最
適な関係に保つことができる。
より、データ信号に対するクロック信号の位相を常に最
適な関係に保つことができる。
【００１２】
【発明が解決しようとする課題】ところが、上記した従
来技術では、データ信号とクロック信号の位相比較を行
なうために、２つの識別回路２３、２４を縦続接続し、
それぞれに位相比較回路として機能する排他的論理和回
路２５、２６を接続している。このため、識別回路２
３、２４のそれぞれに負荷として排他的論理和回路２
５、２６が接続され、さらに前段の識別回路２３には後
段の識別回路２４も負荷として接続されるので、識別回
路の負荷が大きくなり、大きな駆動能力が要求されると
ともに、識別回路の高速動作を妨げるという大きな問題
点があった。
来技術では、データ信号とクロック信号の位相比較を行
なうために、２つの識別回路２３、２４を縦続接続し、
それぞれに位相比較回路として機能する排他的論理和回
路２５、２６を接続している。このため、識別回路２
３、２４のそれぞれに負荷として排他的論理和回路２
５、２６が接続され、さらに前段の識別回路２３には後
段の識別回路２４も負荷として接続されるので、識別回
路の負荷が大きくなり、大きな駆動能力が要求されると
ともに、識別回路の高速動作を妨げるという大きな問題
点があった。
【００１３】本発明はこのような点に鑑みてなされたも
ので、その目的は、識別回路の負荷を軽減できるように
して、高速動作に支障が生じないようにしたタイミング
自動調整識別回路を提供することである。
ので、その目的は、識別回路の負荷を軽減できるように
して、高速動作に支障が生じないようにしたタイミング
自動調整識別回路を提供することである。
【００１４】
【課題を解決するための手段】本発明の課題は、入力デ
ータ信号を該入力データ信号のビットレートと周波数が
同じクロック信号で識別して再生データ信号を作成する
識別回路と、上記識別回路の前段に接続され、上記入力
データ信号からデータ信号とデータ補信号を発生する単
相−両相変換回路と、上記クロック信号を１／２分周し
てクロック分周信号とクロック分周補信号を出力する分
周回路と、上記クロック分周信号と上記データ信号の論
理積をとる第１の論理積回路と、上記クロック分周補信
号と上記データ補信号との論理積をとる第２の論理積回
路と、上記第１の論理積回路の出力信号を積分する第１
の積分器と、上記第２の論理積回路の出力信号を積分す
る第２の積分器と、上記第１および第２の積分器の出力
電圧を加算する電圧加算器と、該電圧加算器の出力信号
が制御電圧として入力され、上記クロック信号の位相を
データ信号に合わせるように調整する電圧制御移相器と
を備えることを特徴とするタイミング自動調整識別回路
によって達成される。
ータ信号を該入力データ信号のビットレートと周波数が
同じクロック信号で識別して再生データ信号を作成する
識別回路と、上記識別回路の前段に接続され、上記入力
データ信号からデータ信号とデータ補信号を発生する単
相−両相変換回路と、上記クロック信号を１／２分周し
てクロック分周信号とクロック分周補信号を出力する分
周回路と、上記クロック分周信号と上記データ信号の論
理積をとる第１の論理積回路と、上記クロック分周補信
号と上記データ補信号との論理積をとる第２の論理積回
路と、上記第１の論理積回路の出力信号を積分する第１
の積分器と、上記第２の論理積回路の出力信号を積分す
る第２の積分器と、上記第１および第２の積分器の出力
電圧を加算する電圧加算器と、該電圧加算器の出力信号
が制御電圧として入力され、上記クロック信号の位相を
データ信号に合わせるように調整する電圧制御移相器と
を備えることを特徴とするタイミング自動調整識別回路
によって達成される。
【００１５】本発明では、上記クロック分周信号または
上記クロック分周補信号を積分する第３の積分器と、上
記電圧加算器の出力信号と上記第３の積分器の出力信号
の差分を増幅する増幅器とを設け、且つ上記電圧制御移
相器に制御電圧０Ｖのとき移相量を０とする入出力特性
を持たせ、上記増幅器の出力信号を制御電圧として上記
電圧制御移相器に入力させるようにすることができる。
上記クロック分周補信号を積分する第３の積分器と、上
記電圧加算器の出力信号と上記第３の積分器の出力信号
の差分を増幅する増幅器とを設け、且つ上記電圧制御移
相器に制御電圧０Ｖのとき移相量を０とする入出力特性
を持たせ、上記増幅器の出力信号を制御電圧として上記
電圧制御移相器に入力させるようにすることができる。
【００１６】
【作用】本発明では、入力データ信号とクロック分周信
号との論理積の時間積分値と、入力データ補信号とクロ
ック分周補信号との論理積の時間積分値との加算をと
り、この加算信号により入力データ信号とクロック信号
の位相差を検出するものであるため、識別回路に入力デ
ータ信号とクロック信号が入力される前に、それらの信
号の位相関係を最適化することができる。
号との論理積の時間積分値と、入力データ補信号とクロ
ック分周補信号との論理積の時間積分値との加算をと
り、この加算信号により入力データ信号とクロック信号
の位相差を検出するものであるため、識別回路に入力デ
ータ信号とクロック信号が入力される前に、それらの信
号の位相関係を最適化することができる。
【００１７】これにより、１つの識別回路で、しかもこ
の識別回路の後段に回路を接続することなしに、タイミ
ング自動調整識別回路を構成することができる。この結
果、識別回路の負荷が軽減でき、回路の高速化を実現す
ることができる。
の識別回路の後段に回路を接続することなしに、タイミ
ング自動調整識別回路を構成することができる。この結
果、識別回路の負荷が軽減でき、回路の高速化を実現す
ることができる。
【００１８】
【実施例】図１は本発明の一実施例のタイミング自動調
整識別回路のブロック図である。１はデータ入力端子、
２はデータ出力端子、３はクロック入力端子である。こ
の回路は、入力データ信号をクロック信号によって識別
して再生データ信号を作成するＤ−ＦＦ回路等からなる
識別回路４、単相の入力データ信号からデータ信号とそ
のデータ補信号（データ信号の反転信号）を発生する単
相−両相変換回路５、クロック信号を１／２分周する１
／２分周器６、１／２分周器６で得られたクロック分周
信号と単相−両相変換回路５で得られたデータ信号の論
理積をとる第１の論理積回路７、１／２分周器６で得ら
れたクロック分周補信号（上記クロック分周信号の反転
信号）と上記データ補信号の論理積をとる第２の論理積
回路８、上記第１、第２の論理積回路７、８および上記
クロック分周信号がそれぞれ入力される積分器としての
第１〜第３のローパスフィルタ９〜１１、第１および第
２のローパスフィルタ９、１０の出力電圧を加算する電
圧加算器１２、この電圧加算器１２の出力と第３のロー
パスフィルタ１１の出力が入力される増幅器１３、この
増幅器１３の出力電圧を制御電圧として入力し、上記識
別回路４へのクロック信号の位相をデータ信号に合わせ
るよう調整する電圧制御移相器１４を具備する。
整識別回路のブロック図である。１はデータ入力端子、
２はデータ出力端子、３はクロック入力端子である。こ
の回路は、入力データ信号をクロック信号によって識別
して再生データ信号を作成するＤ−ＦＦ回路等からなる
識別回路４、単相の入力データ信号からデータ信号とそ
のデータ補信号（データ信号の反転信号）を発生する単
相−両相変換回路５、クロック信号を１／２分周する１
／２分周器６、１／２分周器６で得られたクロック分周
信号と単相−両相変換回路５で得られたデータ信号の論
理積をとる第１の論理積回路７、１／２分周器６で得ら
れたクロック分周補信号（上記クロック分周信号の反転
信号）と上記データ補信号の論理積をとる第２の論理積
回路８、上記第１、第２の論理積回路７、８および上記
クロック分周信号がそれぞれ入力される積分器としての
第１〜第３のローパスフィルタ９〜１１、第１および第
２のローパスフィルタ９、１０の出力電圧を加算する電
圧加算器１２、この電圧加算器１２の出力と第３のロー
パスフィルタ１１の出力が入力される増幅器１３、この
増幅器１３の出力電圧を制御電圧として入力し、上記識
別回路４へのクロック信号の位相をデータ信号に合わせ
るよう調整する電圧制御移相器１４を具備する。
【００１９】入力データ信号Ａは、単相−両相変換回路
５によりデータ信号Ｂとデータ補信号Ｂ′に変換され
る。データ信号Ｂと１／２分周回路６により分周された
クロック分周信号Ｄは、第１の論理積回路７に入力さ
れ、データ補信号Ｂ′とクロック分周補信号Ｄ′は第２
の論理積回路８に入力される。各々の論理積回路７、８
の出力信号Ｅ、Ｆはそれぞれ第１および第２のローパス
フィルタ９、１０により時間積分された後に電圧加算器
１２により足し合わされる。ここで、電圧加算器１２の
出力信号は、データ信号とクロック信号との間の位相差
に相当する電圧となる。
５によりデータ信号Ｂとデータ補信号Ｂ′に変換され
る。データ信号Ｂと１／２分周回路６により分周された
クロック分周信号Ｄは、第１の論理積回路７に入力さ
れ、データ補信号Ｂ′とクロック分周補信号Ｄ′は第２
の論理積回路８に入力される。各々の論理積回路７、８
の出力信号Ｅ、Ｆはそれぞれ第１および第２のローパス
フィルタ９、１０により時間積分された後に電圧加算器
１２により足し合わされる。ここで、電圧加算器１２の
出力信号は、データ信号とクロック信号との間の位相差
に相当する電圧となる。
【００２０】また、クロック分周信号は同様に第３のロ
ーパスフィルタ１１により時間積分されるが、この時間
積分された電圧値はデータ信号との位相関係には無関係
で常に一定である。電圧加算器１２の出力信号と第３の
ローパスフィルタ１１の出力信号はそれぞれ増幅器１３
に入力される。この増幅器１３は、これら２つの入力電
圧を比較し差分を増幅して電圧制御移相器１４を制御す
る制御電圧として出力する。
ーパスフィルタ１１により時間積分されるが、この時間
積分された電圧値はデータ信号との位相関係には無関係
で常に一定である。電圧加算器１２の出力信号と第３の
ローパスフィルタ１１の出力信号はそれぞれ増幅器１３
に入力される。この増幅器１３は、これら２つの入力電
圧を比較し差分を増幅して電圧制御移相器１４を制御す
る制御電圧として出力する。
【００２１】つまり、増幅器１３は、データ信号とクロ
ック分周信号との位相差に相当する電圧と、常に一定で
あるクロック分周信号の時間積分された電圧とを比較す
ることにより、データ信号とクロック分周信号との位相
差に応じた制御電圧を発生することになる。この制御電
圧は、電圧制御移相器１４に入力され、クロック信号が
この制御電圧に応じてここで位相制御されて識別回路４
に入力される。なお、この電圧制御移相器１４は前述し
た図６に示す入出力特性を有する。
ック分周信号との位相差に相当する電圧と、常に一定で
あるクロック分周信号の時間積分された電圧とを比較す
ることにより、データ信号とクロック分周信号との位相
差に応じた制御電圧を発生することになる。この制御電
圧は、電圧制御移相器１４に入力され、クロック信号が
この制御電圧に応じてここで位相制御されて識別回路４
に入力される。なお、この電圧制御移相器１４は前述し
た図６に示す入出力特性を有する。
【００２２】図２にクロック信号の位相が最適な場合の
各部の動作波形を示す。このとき、識別回路４はクロッ
ク信号の立上りで識別再生データ信号を出力するものと
する。データ信号とクロック信号の位相が最適な場合、
位相比較を行なう２つの論理積回路７、８の時間積分値
の和は、クロック分周信号の時間積分された電圧値と同
じ値となる。それ故、増幅器１３から出力する電圧制御
移相器１４への制御電圧は０となり、その移相量は０と
なって、クロック信号の位相はそのまま保たれる。
各部の動作波形を示す。このとき、識別回路４はクロッ
ク信号の立上りで識別再生データ信号を出力するものと
する。データ信号とクロック信号の位相が最適な場合、
位相比較を行なう２つの論理積回路７、８の時間積分値
の和は、クロック分周信号の時間積分された電圧値と同
じ値となる。それ故、増幅器１３から出力する電圧制御
移相器１４への制御電圧は０となり、その移相量は０と
なって、クロック信号の位相はそのまま保たれる。
【００２３】図３にクロック信号の位相がΔφだけ進ん
でいる場合の各部の動作波形を示す。このとき、位相比
較を行なう２つの論理積回路７、８の時間積分値の和は
クロック分周信号の時間積分値よりも大きくなる。この
ため、電圧制御移相器１４への制御電圧は正となり、そ
の電圧制御移相器１４は図６に示した特性によってクロ
ック信号の位相を遅らせる。
でいる場合の各部の動作波形を示す。このとき、位相比
較を行なう２つの論理積回路７、８の時間積分値の和は
クロック分周信号の時間積分値よりも大きくなる。この
ため、電圧制御移相器１４への制御電圧は正となり、そ
の電圧制御移相器１４は図６に示した特性によってクロ
ック信号の位相を遅らせる。
【００２４】図４にクロック信号の位相がΔφだけ遅れ
ている場合の各部の動作波形を示す。このとき、位相比
較を行なう２つの論理積回路７、８の時間積分値の和は
クロック分周信号の時間積分値よりも小さくなる。この
ため、電圧制御移相器１４への制御電圧は負となり、そ
の電圧制御移相器１４は図６に示した特性によってクロ
ック信号の移相を進ませる。
ている場合の各部の動作波形を示す。このとき、位相比
較を行なう２つの論理積回路７、８の時間積分値の和は
クロック分周信号の時間積分値よりも小さくなる。この
ため、電圧制御移相器１４への制御電圧は負となり、そ
の電圧制御移相器１４は図６に示した特性によってクロ
ック信号の移相を進ませる。
【００２５】以上のような一連のフィードバック動作に
よって、データ信号に対するクロック信号の位相を常に
最適な関係に保つことができる。しかも、この実施例で
は、識別回路４が１つであり、その後段に回路が接続さ
れることもないので、識別回路の負荷が軽減でき、回路
の高速化が実現できる。
よって、データ信号に対するクロック信号の位相を常に
最適な関係に保つことができる。しかも、この実施例で
は、識別回路４が１つであり、その後段に回路が接続さ
れることもないので、識別回路の負荷が軽減でき、回路
の高速化が実現できる。
【００２６】なお、上記実施例においては、電圧制御移
相器１４の入出力特性を図６に示した特性としたので、
クロックの位相が合っている場合に入力制御電圧が０Ｖ
となるように積分器１１や増幅器１３を設けたが、その
入出力特性の如何によってはこれら積分器１１や増幅器
１３は必ずしも必要ではない。例えば、この入力制御電
圧を正極性の電圧のみとする入出力特性、あるいは負極
性の電圧のみとする入出力特性の場合には必要はない。
相器１４の入出力特性を図６に示した特性としたので、
クロックの位相が合っている場合に入力制御電圧が０Ｖ
となるように積分器１１や増幅器１３を設けたが、その
入出力特性の如何によってはこれら積分器１１や増幅器
１３は必ずしも必要ではない。例えば、この入力制御電
圧を正極性の電圧のみとする入出力特性、あるいは負極
性の電圧のみとする入出力特性の場合には必要はない。
【００２７】
【発明の効果】以上のように本発明は、識別回路の前段
においてデータ信号とクロック信号との位相差を比較し
てデータ信号とクロック信号を最適な位相関係に調整す
るところに大きな特徴をもつものであり、これにより従
来例に比べて識別再生動作を行なう識別回路の負荷を軽
減することができ、回路の高速化に有効であるという特
有の効果がある。
においてデータ信号とクロック信号との位相差を比較し
てデータ信号とクロック信号を最適な位相関係に調整す
るところに大きな特徴をもつものであり、これにより従
来例に比べて識別再生動作を行なう識別回路の負荷を軽
減することができ、回路の高速化に有効であるという特
有の効果がある。
【図１】 本発明の一実施例のタイミング自動調整識別
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】 同回路においてクロック信号の位相が最適な
場合の波形図である。
場合の波形図である。
【図３】 同回路においてクロック信号の位相が進んで
いる場合の波形図である。
いる場合の波形図である。
【図４】 同回路においてクロック信号の位相が遅れて
いる場合の波形図である。
いる場合の波形図である。
【図５】 従来のタイミング自動識別回路の構成を示す
ブロック図である。
ブロック図である。
【図６】 電圧制御移相器の入出力特性を示す図であ
る。
る。
【図７】 同従来回路においてクロック信号の位相が最
適な場合の波形図である。
適な場合の波形図である。
【図８】 同従来回路においてクロック信号の位相が進
んでいる場合の波形図である。
んでいる場合の波形図である。
【図９】 同従来回路においてクロック信号の位相が遅
れている場合の波形図である。
れている場合の波形図である。
１：データ入力端子、２：データ出力端子、３：クロッ
ク入力端子、４：識別回路、５：単相−両相変換回路、
６：１／２分周器、７：第１の論理積回路、８：第２の
論理積回路、９：第１のローパスフィルタ（第１の積分
器）、１０：第２のローパスフィルタ（第２の積分
器）、１１：第３のローパスフィルタ（第３の積分
器）、１２：電圧加算器、１３：増幅器、１４：電圧制
御移相器、２１：データ入力端子、２２：データ出力端
子、２３：第１の識別回路、２４：第２の識別回路、２
５：第１の排他的論理和回路、２６：第２の排他的論理
和回路、２７：第１のローパスフィルタ、２８：第２の
ローパスフィルタ、２９：増幅器、３０：電圧制御移相
器、３１：単相−両相変換回路、３２：クロック入力端
子。
ク入力端子、４：識別回路、５：単相−両相変換回路、
６：１／２分周器、７：第１の論理積回路、８：第２の
論理積回路、９：第１のローパスフィルタ（第１の積分
器）、１０：第２のローパスフィルタ（第２の積分
器）、１１：第３のローパスフィルタ（第３の積分
器）、１２：電圧加算器、１３：増幅器、１４：電圧制
御移相器、２１：データ入力端子、２２：データ出力端
子、２３：第１の識別回路、２４：第２の識別回路、２
５：第１の排他的論理和回路、２６：第２の排他的論理
和回路、２７：第１のローパスフィルタ、２８：第２の
ローパスフィルタ、２９：増幅器、３０：電圧制御移相
器、３１：単相−両相変換回路、３２：クロック入力端
子。
Claims (2)
- 【請求項１】入力データ信号を該入力データ信号のビッ
トレートと周波数が同じクロック信号で識別して再生デ
ータ信号を作成する識別回路と、 上記識別回路の前段に接続され、上記入力データ信号か
らデータ信号とデータ補信号を発生する単相−両相変換
回路と、 上記クロック信号を１／２分周してクロック分周信号と
クロック分周補信号を出力する分周回路と、 上記クロック分周信号と上記データ信号の論理積をとる
第１の論理積回路と、 上記クロック分周補信号と上記データ補信号との論理積
をとる第２の論理積回路と、 上記第１の論理積回路の出力信号を積分する第１の積分
器と、 上記第２の論理積回路の出力信号を積分する第２の積分
器と、 上記第１および第２の積分器の出力電圧を加算する電圧
加算器と、 該電圧加算器の出力信号が制御電圧として入力され、上
記クロック信号の位相をデータ信号に合わせるように調
整する電圧制御移相器とを備えることを特徴とするタイ
ミング自動調整識別回路。 - 【請求項２】上記上記クロック分周信号または上記クロ
ック分周補信号を積分する第３の積分器と、上記電圧加
算器の出力信号と上記第３の積分器の出力信号の差分を
増幅する増幅器とを設け、且つ上記電圧制御移相器に制
御電圧０Ｖのとき移相量を０とする入出力特性を持た
せ、 上記増幅器の出力信号を制御電圧として上記電圧制御移
相器に入力させるようにしたことを特徴とする請求項１
に記載のタイミング自動調整識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051085A JPH07240762A (ja) | 1994-02-25 | 1994-02-25 | タイミング自動調整識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051085A JPH07240762A (ja) | 1994-02-25 | 1994-02-25 | タイミング自動調整識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240762A true JPH07240762A (ja) | 1995-09-12 |
Family
ID=12876987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051085A Withdrawn JPH07240762A (ja) | 1994-02-25 | 1994-02-25 | タイミング自動調整識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017034342A (ja) * | 2015-07-29 | 2017-02-09 | 京セラドキュメントソリューションズ株式会社 | データ送受信装置及びこれを備えた画像形成装置 |
| US9680481B2 (en) | 2015-07-14 | 2017-06-13 | Fujitsu Limited | Phase detection circuit and signal recovery circuit that includes phase detection circuit |
-
1994
- 1994-02-25 JP JP6051085A patent/JPH07240762A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9680481B2 (en) | 2015-07-14 | 2017-06-13 | Fujitsu Limited | Phase detection circuit and signal recovery circuit that includes phase detection circuit |
| JP2017034342A (ja) * | 2015-07-29 | 2017-02-09 | 京セラドキュメントソリューションズ株式会社 | データ送受信装置及びこれを備えた画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |