JP2868123B2 - 電流検出回路 - Google Patents
電流検出回路Info
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- JP2868123B2 JP2868123B2 JP63122057A JP12205788A JP2868123B2 JP 2868123 B2 JP2868123 B2 JP 2868123B2 JP 63122057 A JP63122057 A JP 63122057A JP 12205788 A JP12205788 A JP 12205788A JP 2868123 B2 JP2868123 B2 JP 2868123B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数個のトランジスタを縦続接続した半導
体複合回路における電流検出回路に係り、特に、ダーリ
ントン接続された半導体複合回路に好適な電流検出回路
に関する。
体複合回路における電流検出回路に係り、特に、ダーリ
ントン接続された半導体複合回路に好適な電流検出回路
に関する。
［従来の技術］ 自動車用電装品などの各種の電気的負荷を制御するた
めには、パワートランジスタを含む半導体複合回路を用
いる場合が多いが、このとき、精度の良い制御を得るた
めには、この負荷に供給されている電流を検出して制御
するのが延ましい。
めには、パワートランジスタを含む半導体複合回路を用
いる場合が多いが、このとき、精度の良い制御を得るた
めには、この負荷に供給されている電流を検出して制御
するのが延ましい。
ところで、従来は、このような場合には、主として分
流抵抗器を使用するのが通例であつたが、分流用の抵抗
器による発熱や電力損失を無くしたいという見地から、
例えば、米国特許第4,553,084号明細書により、半導体
複合回路を構成するMOSトランジスタのソースをマルチ
化する方法が提案されている。
流抵抗器を使用するのが通例であつたが、分流用の抵抗
器による発熱や電力損失を無くしたいという見地から、
例えば、米国特許第4,553,084号明細書により、半導体
複合回路を構成するMOSトランジスタのソースをマルチ
化する方法が提案されている。
この方法は、第２図に示すように、検出すべき電流が
流れるパワーMOSトランジスタ20に対して電流検出用のM
OSトランジスタ10を接続し、この電流検出用のトランジ
スタ10のドレインを電流検出端子30としたものである。
流れるパワーMOSトランジスタ20に対して電流検出用のM
OSトランジスタ10を接続し、この電流検出用のトランジ
スタ10のドレインを電流検出端子30としたものである。
負荷電流ILは２個のMOSトランジスタ10,20により分流
されるので、これら、それぞれのMOSトランジスタ10,20
のソースの面積を所定の比1:N（Ｎ≫１）となるように
設定しておけば、電流検出端子30から取出される電流I
snと、上記の比Ｎにより負荷電流ILを算出し、分流抵抗
器を用いることなく、主電流（負荷電流）を検出するこ
とができる。
されるので、これら、それぞれのMOSトランジスタ10,20
のソースの面積を所定の比1:N（Ｎ≫１）となるように
設定しておけば、電流検出端子30から取出される電流I
snと、上記の比Ｎにより負荷電流ILを算出し、分流抵抗
器を用いることなく、主電流（負荷電流）を検出するこ
とができる。
［発明が解決しようとする課題］ 上記従来技術は、MOSトランジスタのマルチソース化
が、上記した面積比の正確な設定も含めて、製造技術的
に容易であることを利用しているものであり、従つて、
この方法をバイポーラトランジスタに適用する点につい
て配慮がされておらず、このため、その適用範囲が限ら
れているという問題があつた。
が、上記した面積比の正確な設定も含めて、製造技術的
に容易であることを利用しているものであり、従つて、
この方法をバイポーラトランジスタに適用する点につい
て配慮がされておらず、このため、その適用範囲が限ら
れているという問題があつた。
本発明の目的は、バイポーラトランジスタも含めて、
どのようなトランジスタによる半導体複合回路にも適用
可能で、分流用抵抗器を用いることなく、常に高精度の
電流検出が行なえるようにした電流検出回路を提供する
ことにある。
どのようなトランジスタによる半導体複合回路にも適用
可能で、分流用抵抗器を用いることなく、常に高精度の
電流検出が行なえるようにした電流検出回路を提供する
ことにある。
［課題を解決するための手段］ 上記目的は、前段と後段の少なくとも２個のバイポー
ラ型トランジスタを備え、前段のトランジスタの出力で
後段のトランジスタを直接制御するように接続した半導
体複合回路における電流検出回路において、上記前段の
トランジスタを、複数のエミッタを備えたマルチエミッ
タトランジスタで構成し、該マルチエミッタトランジス
タのエミッタの一方を上記後段のトランジスタに接続す
ると共に、他方を電流検出用の端子に接続し、上記端子
から取り出される電流を検出して、上記半導体複合回路
に流れる主電流の検出値とすることにより達成される。
ラ型トランジスタを備え、前段のトランジスタの出力で
後段のトランジスタを直接制御するように接続した半導
体複合回路における電流検出回路において、上記前段の
トランジスタを、複数のエミッタを備えたマルチエミッ
タトランジスタで構成し、該マルチエミッタトランジス
タのエミッタの一方を上記後段のトランジスタに接続す
ると共に、他方を電流検出用の端子に接続し、上記端子
から取り出される電流を検出して、上記半導体複合回路
に流れる主電流の検出値とすることにより達成される。
また、上記目的は、前段と後段の少なくとも２個のバ
イポーラ型トランジスタを備え、前段のトランジスタの
出力で後段のトランジスタを直接制御するように接続し
た半導体複合回路における電流検出回路において、上記
前段のトランジスタを、複数のコレクタを備えたマルチ
コレクタトランジスタで構成し、該マルチコレクタトラ
ンジスタのコレクタの一方を上記後段のトランジスタに
接続すると共に、他方を電流検出用の端子に接続し、上
記端子から取り出される電流を検出して、上記半導体複
合回路に流れる主電流の検出値とすることによっても達
成される。
イポーラ型トランジスタを備え、前段のトランジスタの
出力で後段のトランジスタを直接制御するように接続し
た半導体複合回路における電流検出回路において、上記
前段のトランジスタを、複数のコレクタを備えたマルチ
コレクタトランジスタで構成し、該マルチコレクタトラ
ンジスタのコレクタの一方を上記後段のトランジスタに
接続すると共に、他方を電流検出用の端子に接続し、上
記端子から取り出される電流を検出して、上記半導体複
合回路に流れる主電流の検出値とすることによっても達
成される。
さらに、上記目的は、前段のユニポーラ型トランジス
タと後段のバイポーラ型トランジスタの少なくとも２個
のトランジスタを備え、前段のトランジスタの出力で後
段のトランジスタを直接制御するように接続した半導体
複合回路における電流検出回路において、 上記前段のトランジスタを、複数のドレインを備えたマ
ルチドレインユニポーラトランジスタで構成し、 該マルチドレインユニポーラトランジスタのドレイン
の一方を上記後段のトランジスタに接続すると共に、他
方を電流検出用の端子に接続し、上記端子から取り出さ
れる電流を検出して、上記半導体複合回路に流れる主電
流の検出値とすることによっても達成される。
タと後段のバイポーラ型トランジスタの少なくとも２個
のトランジスタを備え、前段のトランジスタの出力で後
段のトランジスタを直接制御するように接続した半導体
複合回路における電流検出回路において、 上記前段のトランジスタを、複数のドレインを備えたマ
ルチドレインユニポーラトランジスタで構成し、 該マルチドレインユニポーラトランジスタのドレイン
の一方を上記後段のトランジスタに接続すると共に、他
方を電流検出用の端子に接続し、上記端子から取り出さ
れる電流を検出して、上記半導体複合回路に流れる主電
流の検出値とすることによっても達成される。
［作用］ 半導体複合回路の前段のトランジスタには、主電流に
比例した電流が流れる。他方、この前段のトランジスタ
のマルチ化された複数のエミッタ又はコレクタ或はドレ
インの相互間には、上記主電流に比例した電流が分流し
て現われる。
比例した電流が流れる。他方、この前段のトランジスタ
のマルチ化された複数のエミッタ又はコレクタ或はドレ
インの相互間には、上記主電流に比例した電流が分流し
て現われる。
従って、これら複数のマルチ化されているエミッタ又
はコレクタ或はドレインの１個に現われる電流値を見れ
ば、主電流を検出することができる。
はコレクタ或はドレインの１個に現われる電流値を見れ
ば、主電流を検出することができる。
そして、このときエミッタ又はコレクタ或はドレイン
に現われる電流の大きさは、後段のトランジスタの電流
増幅率の逆数倍となり、主電流に比して充分に小さな電
流値になるため、電流値検出のために発生する電圧降下
や電力損失、発熱などを充分に抑えることができる。
に現われる電流の大きさは、後段のトランジスタの電流
増幅率の逆数倍となり、主電流に比して充分に小さな電
流値になるため、電流値検出のために発生する電圧降下
や電力損失、発熱などを充分に抑えることができる。
［実施例］ 以下、本発明による電流検出回路について、図示の実
施例により詳細に説明する。
施例により詳細に説明する。
第１図は本発明の一実施例で、バイポーラトランジス
タのダーリントン接続からなる半導体複合回路に本発明
を適用した場合のもので、図において、２個のバイポー
ラトランジスタ（以下、単にトランジスタという）1,2
はダーリントン接続されており、その電流増幅率を
hFE1,hFE2とする。トランジスタ１は２個のエミツタE1,
E2を有するマルチエミツタ構造に作られ、それらエミツ
タE1,E2の面積比はほぼ１に設定されている。なお、こ
れは必ずしも１でなくてよいが、パタン設計の面から考
えると同一パタンが使える利点がある。
タのダーリントン接続からなる半導体複合回路に本発明
を適用した場合のもので、図において、２個のバイポー
ラトランジスタ（以下、単にトランジスタという）1,2
はダーリントン接続されており、その電流増幅率を
hFE1,hFE2とする。トランジスタ１は２個のエミツタE1,
E2を有するマルチエミツタ構造に作られ、それらエミツ
タE1,E2の面積比はほぼ１に設定されている。なお、こ
れは必ずしも１でなくてよいが、パタン設計の面から考
えると同一パタンが使える利点がある。
今、負荷電流ILが流れているとすると、トランジスタ
２のベースには負荷電流ILの電流増幅率の逆数倍の電流
IL/hFE2が流れ込み、これはベース電流IB2となる。一
方、トランジスタ１の２個のエミツタE1,E2は、それら
の面積が等しく設定されているので、電流検出端子３か
らはトランジスタ２のベース電流IB2と同じ電流が流出
する。つまり、IL＝IB2・hFE2＝IES・hFE2となるので、
電流検出端子３から流出する検出電流IESをもつて負荷
電流ILを代表させることができるのである。
２のベースには負荷電流ILの電流増幅率の逆数倍の電流
IL/hFE2が流れ込み、これはベース電流IB2となる。一
方、トランジスタ１の２個のエミツタE1,E2は、それら
の面積が等しく設定されているので、電流検出端子３か
らはトランジスタ２のベース電流IB2と同じ電流が流出
する。つまり、IL＝IB2・hFE2＝IES・hFE2となるので、
電流検出端子３から流出する検出電流IESをもつて負荷
電流ILを代表させることができるのである。
次に、第３図は、本発明の他の一実施例を示したもの
で、２個のトランジスタ1,2をダーリントン接続した点
は第１図の実施例と同じであるが、トランジスタ１がマ
ルチコレクタ構造を有し、その２個のコレクタC1,C2の
面積比をほぼ１に設定し、その一方を電流検出端子31と
した点が異なる。
で、２個のトランジスタ1,2をダーリントン接続した点
は第１図の実施例と同じであるが、トランジスタ１がマ
ルチコレクタ構造を有し、その２個のコレクタC1,C2の
面積比をほぼ１に設定し、その一方を電流検出端子31と
した点が異なる。
今、負荷電流ILが流れているとすると、トランジスタ
２のベースにはIL/hFE2の電流が流れ込む。そうする
と、一般にhFE≫１であるので、コレクタ電流ICとエミ
ツタ電流IEの関係はIC≒IEと考えてよく、トランジスタ
１のコレクタに流れ込む電流はトランジスタ２のベース
電流IB2にほぼ等しくなる。またトランジスタ１の２個
のコレクタC1,C2はその面積が等しく設定されているの
で、電流検出端子31にはトランジスタ２のベース電流I
B2の1/2の電流が流れ込む。
２のベースにはIL/hFE2の電流が流れ込む。そうする
と、一般にhFE≫１であるので、コレクタ電流ICとエミ
ツタ電流IEの関係はIC≒IEと考えてよく、トランジスタ
１のコレクタに流れ込む電流はトランジスタ２のベース
電流IB2にほぼ等しくなる。またトランジスタ１の２個
のコレクタC1,C2はその面積が等しく設定されているの
で、電流検出端子31にはトランジスタ２のベース電流I
B2の1/2の電流が流れ込む。
つまり、IL＝hFE2・IB2≒２・hFE2・ICSであるので、
この電流検出端子31に流入する検出電流ISCをもつて負
荷電流ILを代表させることができる。
この電流検出端子31に流入する検出電流ISCをもつて負
荷電流ILを代表させることができる。
そして、この実施例では、コレクタ部をマルチ構造に
して検出電流を取り出しているので、第１図の実施例に
比べて電流検出端子の電位の範囲を大きく拡大できる
（第１図の実施例では、ベース・エミツタ間電圧に電流
検出端子３の電圧を設定しなければならない）。
して検出電流を取り出しているので、第１図の実施例に
比べて電流検出端子の電位の範囲を大きく拡大できる
（第１図の実施例では、ベース・エミツタ間電圧に電流
検出端子３の電圧を設定しなければならない）。
これまでの例では、半導体複合回路が、２個のトラン
ジスタのダーリントン接続によるものについて説明して
きたが、これは必ずしも本発明の不可欠の条件ではな
く、第４図の実施例のように、初段のトランジスタ１の
コレクタ４をトランジスタ２のコレクタから独立させて
も電流の検出はできる。
ジスタのダーリントン接続によるものについて説明して
きたが、これは必ずしも本発明の不可欠の条件ではな
く、第４図の実施例のように、初段のトランジスタ１の
コレクタ４をトランジスタ２のコレクタから独立させて
も電流の検出はできる。
また、トランジスタとしてはバイポーラ素子だけでな
く、MOS素子あるいはこれらの素子の複合接続でもよ
い。
く、MOS素子あるいはこれらの素子の複合接続でもよ
い。
第５図はバイポーラ素子２とMOS素子１との組合せに
おいて本発明を実施したものである。
おいて本発明を実施したものである。
ここで、MOS素子１とは、図示のように、電界効果ト
ランジスタ、すなわちユニポーラトランジスタのこと
で、このトランジスタでも、その複数のドレインの面積
に応じてチャネルの幅が変わることから、ドレインの面
積に応じて複数のドレイン間での電流の比を任意に決め
ることができ、従って、この第５図の実施例によって
も、上記した実施例と同様な作用効果を得ることができ
る。
ランジスタ、すなわちユニポーラトランジスタのこと
で、このトランジスタでも、その複数のドレインの面積
に応じてチャネルの幅が変わることから、ドレインの面
積に応じて複数のドレイン間での電流の比を任意に決め
ることができ、従って、この第５図の実施例によって
も、上記した実施例と同様な作用効果を得ることができ
る。
さらに、第６図に本発明の他の一実施例を示す。この
実施例は前段のトランジスタ１としてPNP形を用いたも
ので、この実施例によれば、回路全体を集積化しやすい
という効果がある（PNPのマルチコレクタ構造あるいは
マルチエミツタ構造は、ICとして作りやすい）。
実施例は前段のトランジスタ１としてPNP形を用いたも
ので、この実施例によれば、回路全体を集積化しやすい
という効果がある（PNPのマルチコレクタ構造あるいは
マルチエミツタ構造は、ICとして作りやすい）。
第７図に本発明を半導体チツプに集積化した場合の一
実施例を示す。この実施例は、第１図の回路をバイポー
ラプロセスでICとして実現したもので、トランジスタ１
はｎ型領域９をコレクタ、Ｐ型領域10をベース、n+型領
域11をエミツタとして形成され、マルチエミツタ構造は
Ｐ型領域10の内部にn+領域11,12を２個作ることで達成
され、一方のn+領域12を電流検出端子３として用いる。
シリコン基板５は端子SBによつて回路の最低電位に接続
され、トランジスタ1,2を電気的に分離する働きをす
る。
実施例を示す。この実施例は、第１図の回路をバイポー
ラプロセスでICとして実現したもので、トランジスタ１
はｎ型領域９をコレクタ、Ｐ型領域10をベース、n+型領
域11をエミツタとして形成され、マルチエミツタ構造は
Ｐ型領域10の内部にn+領域11,12を２個作ることで達成
され、一方のn+領域12を電流検出端子３として用いる。
シリコン基板５は端子SBによつて回路の最低電位に接続
され、トランジスタ1,2を電気的に分離する働きをす
る。
この実施例によれば、回路を集積化できるので、小型
化、高信頼度化の効果が期待できる。
化、高信頼度化の効果が期待できる。
第８図に本発明の半導体チツプにおける他の実施例を
示す。この実施例は第６図の回路を第７図の実施例と同
様にしてバイポーラプロセスで実現したもので、トラン
ジスタ２の構造は第７図の実施例と同じである。他方、
マルチコレクタ構造のPNPトランジスタ１は、ベースに
相当するｎ型領域９中にＰ型領域10,11,12を形成するこ
とで実現され、そのうちの１個の領域12を検出用として
用い、端子３とする。
示す。この実施例は第６図の回路を第７図の実施例と同
様にしてバイポーラプロセスで実現したもので、トラン
ジスタ２の構造は第７図の実施例と同じである。他方、
マルチコレクタ構造のPNPトランジスタ１は、ベースに
相当するｎ型領域９中にＰ型領域10,11,12を形成するこ
とで実現され、そのうちの１個の領域12を検出用として
用い、端子３とする。
この実施例によれば、PNPトランジスタのコレクタの
マルチ構造を容易に作り得る効果がある（NPNトランジ
スタのマルチコレクタ構造を作ることは比較的難し
い）。
マルチ構造を容易に作り得る効果がある（NPNトランジ
スタのマルチコレクタ構造を作ることは比較的難し
い）。
［発明の効果］ 本発明によれば、バイポーラトランジスタによる半導
体複合回路においても、分流用抵抗器を用いることな
く、高精度で電流検出を行なうことができる。
体複合回路においても、分流用抵抗器を用いることな
く、高精度で電流検出を行なうことができる。
第１図は本発明による電流検出回路の一実施例を示す回
路図、第２図は従来例を示す回路図、第３図、第４図、
第５図、第６図はそれぞれ本発明の他の一実施例を示す
回路図、第７図及び第８図はそれぞれ集積化による本発
明の一実施例を示す説明図である。 １……前段のトランジスタ、２……後段のトランジス
タ、3,30,31……電流検出端子。
路図、第２図は従来例を示す回路図、第３図、第４図、
第５図、第６図はそれぞれ本発明の他の一実施例を示す
回路図、第７図及び第８図はそれぞれ集積化による本発
明の一実施例を示す説明図である。 １……前段のトランジスタ、２……後段のトランジス
タ、3,30,31……電流検出端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 政善 茨城県勝田市大字高場2520番地 株式会 社日立製作所佐和工場内 (56)参考文献 特開 昭57−5409（ＪＰ，Ａ) 特公 昭55−15125（ＪＰ，Ｂ２)
Claims (5)
- 【請求項１】前段と後段の少なくとも２個のバイポーラ
型トランジスタを備え、前段のトランジスタの出力で後
段のトランジスタを直接制御するように接続した半導体
複合回路における電流検出回路において、 上記前段のトランジスタを、複数のエミッタを備えたマ
ルチエミッタトランジスタで構成し、 該マルチエミッタトランジスタのエミッタの一方を上記
後段のトランジスタに接続すると共に、他方を電流検出
用の端子に接続し、 上記端子から取り出される電流を検出して、上記半導体
複合回路に流れる主電流の検出値とするように構成した
ことを特徴とする電流検出回路。 - 【請求項２】前段と後段の少なくとも２個のバイポーラ
型トランジスタを備え、前段のトランジスタの出力で後
段のトランジスタを直接制御するように接続した半導体
複合回路における電流検出回路において、 上記前段のトランジスタを、複数のコレクタを備えたマ
ルチコレクタトランジスタで構成し、 該マルチコレクタトランジスタのコレクタの一方を上記
後段のトランジスタに接続すると共に、他方を電流検出
用の端子に接続し、 上記端子から取り出される電流を検出して、上記半導体
複合回路に流れる主電流の検出値とするように構成した
ことを特徴とする電流検出回路。 - 【請求項３】特許請求の範囲第１項において、 上記マルチエミッタトランジスタの複数のエミッタの面
積比がほぼ１に設定されていることを特徴とする電流検
出回路。 - 【請求項４】特許請求の範囲第２項において、 上記マルチコレクタトランジスタの複数のコレクタの面
積比がほぼ１に設定されていることを特徴とする電流検
出回路。 - 【請求項５】前段のユニポーラ型トランジスタと後段の
バイポーラ型トランジスタの少なくとも２個のトランジ
スタを備え、前段のトランジスタの出力で後段のトラン
ジスタを直接制御するように接続した半導体複合回路に
おける電流検出回路において、 上記前段のトランジスタを、複数のドレインを備えたマ
ルチドレインユニポーラトランジスタで構成し、 該マルチドレインユニポーラトランジスタのドレインの
一方を上記後段のトランジスタに接続すると共に、他方
を電流検出用の端子に接続し、 上記端子から取り出される電流を検出して、上記半導体
複合回路に流れる主電流の検出値とするように構成した
ことを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122057A JP2868123B2 (ja) | 1988-05-20 | 1988-05-20 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122057A JP2868123B2 (ja) | 1988-05-20 | 1988-05-20 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292906A JPH01292906A (ja) | 1989-11-27 |
| JP2868123B2 true JP2868123B2 (ja) | 1999-03-10 |
Family
ID=14826553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122057A Expired - Fee Related JP2868123B2 (ja) | 1988-05-20 | 1988-05-20 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868123B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5664536B2 (ja) * | 2011-12-19 | 2015-02-04 | 株式会社デンソー | 電流検出回路および半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515125A (en) * | 1978-07-18 | 1980-02-02 | Toppan Printing Co Ltd | Halftone gravure engraving method |
| JPS575409A (en) * | 1980-06-13 | 1982-01-12 | Rohm Co Ltd | Electric power amplifier |
-
1988
- 1988-05-20 JP JP63122057A patent/JP2868123B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01292906A (ja) | 1989-11-27 |
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