JP2867558B2 - 双安定回路 - Google Patents
双安定回路Info
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- JP2867558B2 JP2867558B2 JP2049259A JP4925990A JP2867558B2 JP 2867558 B2 JP2867558 B2 JP 2867558B2 JP 2049259 A JP2049259 A JP 2049259A JP 4925990 A JP4925990 A JP 4925990A JP 2867558 B2 JP2867558 B2 JP 2867558B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、I2L（Integrated Injection Logic）を用
いた双安定回路に関し、特にゲート数を削減し、集積回
路で構成する際のチップ面積を小さくした双安定回路に
関する。
いた双安定回路に関し、特にゲート数を削減し、集積回
路で構成する際のチップ面積を小さくした双安定回路に
関する。
本発明の双安定回路は、第１乃至第６I2L回路から成
る第１フリップフロップ回路と、第７乃至第12I2L回路
から成る第２フリップフロップ回路とを有し、前記第１
及び第２のフリップフロップ回路の所定のI2L回路を共
通に制御するゲートを設けることによりゲート数を削減
したことを特徴とする。
る第１フリップフロップ回路と、第７乃至第12I2L回路
から成る第２フリップフロップ回路とを有し、前記第１
及び第２のフリップフロップ回路の所定のI2L回路を共
通に制御するゲートを設けることによりゲート数を削減
したことを特徴とする。
従来、I2L回路を使用したフリップフロップ回路が、
例えば特開昭59−145564号公報に記載されている。
例えば特開昭59−145564号公報に記載されている。
すなわち、第４図の従来のI2Lフリップフロップ回路
の一例を示す回路図において、FFは全体としてＴフリッ
プフロップ回路を示し、CLKはクロック信号入力端子、
Ｑは出力端子、Ｒはリセット信号入力端子である。トラ
ンジスタQa乃至QhはそれぞれI2L（Integrated Injectio
n Logic）回路で構成され、各トランジスタQa乃至Qhの
ベースには図示しない電流インジェクタトランジスタが
接続されている。
の一例を示す回路図において、FFは全体としてＴフリッ
プフロップ回路を示し、CLKはクロック信号入力端子、
Ｑは出力端子、Ｒはリセット信号入力端子である。トラ
ンジスタQa乃至QhはそれぞれI2L（Integrated Injectio
n Logic）回路で構成され、各トランジスタQa乃至Qhの
ベースには図示しない電流インジェクタトランジスタが
接続されている。
以上の構成において、クロック信号入力端子CLKに供
給されるパルスを1/2分周して出力端子Ｑに出力すると
共に、リセット信号入力端子Ｒに高レベルのリセット信
号が供給された時に出力端子Ｑは低レベルに保持され
る。そして、Ｔ型フリップフロップ回路FFを複数段縦続
接続することにより1/N分周器を構成することができ
る。
給されるパルスを1/2分周して出力端子Ｑに出力すると
共に、リセット信号入力端子Ｒに高レベルのリセット信
号が供給された時に出力端子Ｑは低レベルに保持され
る。そして、Ｔ型フリップフロップ回路FFを複数段縦続
接続することにより1/N分周器を構成することができ
る。
しかしながら、従来のI2Lフリップフロップ回路を複
数段縦続接続する場合、例えばリセット用のゲートとし
て動作するトランジスタQhを各段毎に設ける必要があ
り、ゲート数が増加すると共に集積回路で構成する際に
チップ面積が大きくなる欠点があった。
数段縦続接続する場合、例えばリセット用のゲートとし
て動作するトランジスタQhを各段毎に設ける必要があ
り、ゲート数が増加すると共に集積回路で構成する際に
チップ面積が大きくなる欠点があった。
従って、本発明の目的は前記欠点を改良した双安定回
路を提供することにある。
路を提供することにある。
〔課題を解決するための手段〕 本発明の双安定回路は、各々の入力端子及び出力端子
を互いに交叉接続した第１及び第２のI2L回路と、各々
の入力端子及び出力端子を互いに交叉接続した第３及び
第４I2L回路と、各々の入力端子及び出力端子を互いに
交叉接続した第５及び第６I2L回路とを有し、第２I2L回
路と第３I2L回路の出力端子を第５I2L回路と第６I2L回
路の入力端子にそれぞれ接続した第１フリップフロップ
回路と、各々の入力端子及び出力端子を互いに交叉接続
した第７及び第８I2L回路と、各々の入力端子及び出力
端子を互いに交叉接続した第９及び第10I2L回路と、各
々の入力端子及び出力端子を互いに交叉接続した第11及
び第12I2L回路とを有し、第８I2L回路と第９I2L回路の
出力端子を第11I2L回路と第12I2L回路の入力端子にそれ
ぞれ接続した第２フリップフロップ回路とを備え、第５
I2L回路の出力端子を第10I2L回路の入力端子に接続した
双安定回路において、入力端子及び第１及び第２の出力
端子を有する第１ゲームと、入力端子及び第３乃至第７
出力端子を有する第２ゲートとを設け、第１ゲートの入
力端子を信号入力端子に接続すると共に第１及び第２出
力端子を第２及び第３図I2L回路の入力端子にそれぞれ
接続し、第２ゲートの入力端子を制御信号入力端子に接
続すると共に第３乃至第７出力端子を第２、第４、第
６、第８及び第12I2L回路の入力端子にそれぞれ接続し
て構成される。
を互いに交叉接続した第１及び第２のI2L回路と、各々
の入力端子及び出力端子を互いに交叉接続した第３及び
第４I2L回路と、各々の入力端子及び出力端子を互いに
交叉接続した第５及び第６I2L回路とを有し、第２I2L回
路と第３I2L回路の出力端子を第５I2L回路と第６I2L回
路の入力端子にそれぞれ接続した第１フリップフロップ
回路と、各々の入力端子及び出力端子を互いに交叉接続
した第７及び第８I2L回路と、各々の入力端子及び出力
端子を互いに交叉接続した第９及び第10I2L回路と、各
々の入力端子及び出力端子を互いに交叉接続した第11及
び第12I2L回路とを有し、第８I2L回路と第９I2L回路の
出力端子を第11I2L回路と第12I2L回路の入力端子にそれ
ぞれ接続した第２フリップフロップ回路とを備え、第５
I2L回路の出力端子を第10I2L回路の入力端子に接続した
双安定回路において、入力端子及び第１及び第２の出力
端子を有する第１ゲームと、入力端子及び第３乃至第７
出力端子を有する第２ゲートとを設け、第１ゲートの入
力端子を信号入力端子に接続すると共に第１及び第２出
力端子を第２及び第３図I2L回路の入力端子にそれぞれ
接続し、第２ゲートの入力端子を制御信号入力端子に接
続すると共に第３乃至第７出力端子を第２、第４、第
６、第８及び第12I2L回路の入力端子にそれぞれ接続し
て構成される。
また、本発明の双安定回路は、入力端子及び第８乃至
第12出力端子を有する第３ゲートを具備し、第３ゲート
の入力端子をセット信号入力端子に接続すると共に第２
ゲートの入力端子をリセット信号入力端子に接続し、第
３ゲートの第８乃至第12出力端子を第１、第３、第５、
第９及び第11I2L回路の入力端子にそれぞれ接続して構
成される。
第12出力端子を有する第３ゲートを具備し、第３ゲート
の入力端子をセット信号入力端子に接続すると共に第２
ゲートの入力端子をリセット信号入力端子に接続し、第
３ゲートの第８乃至第12出力端子を第１、第３、第５、
第９及び第11I2L回路の入力端子にそれぞれ接続して構
成される。
更に、本発明の双安定回路は、第１ゲートの入力端子
をクロック信号入力端子に接続すると共に第１ゲートに
第13及び第14出力端子を設け、この第13及び第14出力端
子を第８及び第９I2L回路の入力端子にそれぞれ接続す
ると共に第４I2L回路の入力端子をデータ入力端子に接
続してＤ型フリップフロップ回路を構成する。
をクロック信号入力端子に接続すると共に第１ゲートに
第13及び第14出力端子を設け、この第13及び第14出力端
子を第８及び第９I2L回路の入力端子にそれぞれ接続す
ると共に第４I2L回路の入力端子をデータ入力端子に接
続してＤ型フリップフロップ回路を構成する。
本発明の双安定回路によれば、第１及び第２のフリッ
プフロップ回路の所定のI2L回路を共通のゲートにより
制御するように構成したので、ゲート数の削減が可能に
なると共に、集積回路で構成する際にチップ面積が小さ
くできる。
プフロップ回路の所定のI2L回路を共通のゲートにより
制御するように構成したので、ゲート数の削減が可能に
なると共に、集積回路で構成する際にチップ面積が小さ
くできる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の双安定回路の基本構成を示す回路
図であり、FFは双安定回路を全体として示し、FF1は第
１フリップフロップ回路、FF2は第２フリップフロップ
回路である。第１のフリップフロップ回路FF1は第１乃
至第６I2L回路１〜６を有し、第２フリップフロップ回
路FF2は第７乃至第12I2L回路７〜12を有し、各I2L回路
１乃至12は第２図の本発明に用いるI2L回路の説明図に
示す如く、入力端子と○印を付した反転出力が得られる
出力端子（複数の場合）を有し、電流インジェクタ用の
ラテラルPNP型トランジスタQ1とバーティカルNPN型トラ
ンジスタQ2とを同一基板上に集積して構成され、入力端
子が高レベルの時、○印を付した出力端子が低レベルに
なるように動作する。
図であり、FFは双安定回路を全体として示し、FF1は第
１フリップフロップ回路、FF2は第２フリップフロップ
回路である。第１のフリップフロップ回路FF1は第１乃
至第６I2L回路１〜６を有し、第２フリップフロップ回
路FF2は第７乃至第12I2L回路７〜12を有し、各I2L回路
１乃至12は第２図の本発明に用いるI2L回路の説明図に
示す如く、入力端子と○印を付した反転出力が得られる
出力端子（複数の場合）を有し、電流インジェクタ用の
ラテラルPNP型トランジスタQ1とバーティカルNPN型トラ
ンジスタQ2とを同一基板上に集積して構成され、入力端
子が高レベルの時、○印を付した出力端子が低レベルに
なるように動作する。
第１フリップフロップ回路FF1は、各々の入力端子及
び出力端子を互いに交叉接続した第１及び第２I2L回路
１、２と、各々の入力端子及び出力単にを互いに交叉接
続した第３及び第４I2L回路３、４と、各々の入力端子
及び出力端子を互いに交叉接続した第５及び第６I2L回
路５、６とを有し、第２I2L回路２と第３I2L回路３の出
力端子を第５I2L回路５と第６I2L回路６の入力端子にそ
れぞれ接続して構成される。第２フリップフロップ回路
FF2は、各々の入力端子及び出力端子を互いに交叉接続
した第７及び第８I2L回路７、８と、各々の入力端子及
び出力端子を互いに交叉接続した第９及び第10I2L回路
９、10と、各々の入力端子及び出力端子を互いに交叉接
続した第11及び第12I2L回路11、12とを有し、第８I2L回
路８と第９I2L回路９の出力端子を第11I2L回路11と第12
I2L回路12の入力端子にそれぞれ接続して構成される。G
1は入力端子及び第１及び第２出力端子を有する第１ゲ
ートであり、G2は入力端子及び第３乃至第７出力端子を
有する第２ゲートを示す。第１ゲートG1の入力端子は信
号入力端子INに接続されると共に、第１及び第２出力端
子は第２及び第３I2L回路２、３の入力端子にそれぞれ
接続される。第２ゲートG2の入力端子は制御信号入力端
子CONTに接続されると共に、第３乃至７の出力端子は第
２、第４、第６、第８及び第12I2L回路２、４、６、
８、12の入力端子にそれぞれ接続される。そして、第１
フリップフロップ回路FF1の第５I2L回路５の出力端子
は、第２フリップフロップ回路FF2の第10I2L回路10の入
力端子に接続され、双安定回路FFを構成する。なお、Q1
及び1は第１フリップフロップ回路FF1の出力端子、Q2
及び2は第２フリップフロップ回路FF2の出力端子、OU
Tは双安定回路FFの出力端子である。
び出力端子を互いに交叉接続した第１及び第２I2L回路
１、２と、各々の入力端子及び出力単にを互いに交叉接
続した第３及び第４I2L回路３、４と、各々の入力端子
及び出力端子を互いに交叉接続した第５及び第６I2L回
路５、６とを有し、第２I2L回路２と第３I2L回路３の出
力端子を第５I2L回路５と第６I2L回路６の入力端子にそ
れぞれ接続して構成される。第２フリップフロップ回路
FF2は、各々の入力端子及び出力端子を互いに交叉接続
した第７及び第８I2L回路７、８と、各々の入力端子及
び出力端子を互いに交叉接続した第９及び第10I2L回路
９、10と、各々の入力端子及び出力端子を互いに交叉接
続した第11及び第12I2L回路11、12とを有し、第８I2L回
路８と第９I2L回路９の出力端子を第11I2L回路11と第12
I2L回路12の入力端子にそれぞれ接続して構成される。G
1は入力端子及び第１及び第２出力端子を有する第１ゲ
ートであり、G2は入力端子及び第３乃至第７出力端子を
有する第２ゲートを示す。第１ゲートG1の入力端子は信
号入力端子INに接続されると共に、第１及び第２出力端
子は第２及び第３I2L回路２、３の入力端子にそれぞれ
接続される。第２ゲートG2の入力端子は制御信号入力端
子CONTに接続されると共に、第３乃至７の出力端子は第
２、第４、第６、第８及び第12I2L回路２、４、６、
８、12の入力端子にそれぞれ接続される。そして、第１
フリップフロップ回路FF1の第５I2L回路５の出力端子
は、第２フリップフロップ回路FF2の第10I2L回路10の入
力端子に接続され、双安定回路FFを構成する。なお、Q1
及び1は第１フリップフロップ回路FF1の出力端子、Q2
及び2は第２フリップフロップ回路FF2の出力端子、OU
Tは双安定回路FFの出力端子である。
次に、以上の構成における動作について説明する。制
御信号入力端子CONTに、例えば高レベルのリセット信号
を供給した場合、第２ゲートG2の低レベル出力により第
２、第４、第６、第８及び第12I2L回路２、４、６、
８、12の出力は高レベルに制御される。一方、第１、第
３、第５、第７及び第11I2L回路１、３、５、７、11の
出力は、交叉接続によりそれぞれ低レベルになる。第10
I2L回路10の出力は、第５I2L回路５の低レベルの出力に
より制御されて高レベルとなる。従って、第１フリップ
フロップ回路FF1の出力端子Q1は低レベル、出力端子1
は高レベルとなり、第２フリップフロップ回路FF2の出
力端子Q2は低レベル、出力端子2は高レベルとなる。
この場合、第２フリップフロップ回路FF2の第10I2L回路
10の入力には、第１フリップフロップ回路FF1の第５I2L
回路５の低レベル出力が供給されるので、第２ゲートG2
の出力を供給する必要がなくなる。
御信号入力端子CONTに、例えば高レベルのリセット信号
を供給した場合、第２ゲートG2の低レベル出力により第
２、第４、第６、第８及び第12I2L回路２、４、６、
８、12の出力は高レベルに制御される。一方、第１、第
３、第５、第７及び第11I2L回路１、３、５、７、11の
出力は、交叉接続によりそれぞれ低レベルになる。第10
I2L回路10の出力は、第５I2L回路５の低レベルの出力に
より制御されて高レベルとなる。従って、第１フリップ
フロップ回路FF1の出力端子Q1は低レベル、出力端子1
は高レベルとなり、第２フリップフロップ回路FF2の出
力端子Q2は低レベル、出力端子2は高レベルとなる。
この場合、第２フリップフロップ回路FF2の第10I2L回路
10の入力には、第１フリップフロップ回路FF1の第５I2L
回路５の低レベル出力が供給されるので、第２ゲートG2
の出力を供給する必要がなくなる。
そして、第２ゲートG2を最大５出力のゲート構成にす
れば、単一ゲートのみで２個のフリップフロップ回路FF
1、FF2を共通にリセットすることができ、第２フリップ
フロップ回路FF2のゲートを削減することが可能にな
る。また、信号入力端子INに高レベルのクロック信号を
供給すれば、第１フリップフロップ回路FF1のQ1出力は
高レベル、出力端子1は低レベルとなり、第２フリッ
プフロップ回路FF2の出力端子Q2は高レベル、出力端子
2は低レベルに反転する。なお、前述において、リセ
ット信号を制御信号入力端子CONTに供給する場合につい
て説明したが、セット信号を印加し、例えば第１フリッ
プフロップ回路FF1の出力端子Q1及び1から反転出力を
取り出してもよい。
れば、単一ゲートのみで２個のフリップフロップ回路FF
1、FF2を共通にリセットすることができ、第２フリップ
フロップ回路FF2のゲートを削減することが可能にな
る。また、信号入力端子INに高レベルのクロック信号を
供給すれば、第１フリップフロップ回路FF1のQ1出力は
高レベル、出力端子1は低レベルとなり、第２フリッ
プフロップ回路FF2の出力端子Q2は高レベル、出力端子
2は低レベルに反転する。なお、前述において、リセ
ット信号を制御信号入力端子CONTに供給する場合につい
て説明したが、セット信号を印加し、例えば第１フリッ
プフロップ回路FF1の出力端子Q1及び1から反転出力を
取り出してもよい。
次に、第３図の本発明をＮ段のシフトレジスタに適用
した実施例を示す回路図について説明する。
した実施例を示す回路図について説明する。
第３図において、各段はＤ型フリップフロップとして
構成され、FF3は第３フリップフロップ回路、FFnは第ｎ
フリップフロップ回路を示す。Ｓはセット信号が供給さ
れるセット信号入力端子、Ｄはデータが供給されるデー
タ入力端子であり、信号入力端子INにはクロック信号が
供給され、制御信号入力端子CONTにはリセット信号が供
給される。第３フリップフロップ回路FF3は、第13乃至
第18I2L回路13〜18を有すると共に第１フリップフロッ
プ回路FF1と同様に構成される。第ｎフリップフロップ
回路FFnは、第19乃至24I2L回路19〜24を有すると共に、
第１フリップフロップ回路FF1と同様に構成される。G4
は第４ゲートであり、第１ゲートG1と同様に構成されて
いる。G5は第５ゲートであり、第16I2L回路16の入力端
子が第11I2L回路11の出力により制御されるため、第16I
2L回路16の入力を制御しない点を除いて第２ゲートG2と
同様に構成される。G6は第６ゲートであり、第３ゲート
G3と同様に構成される。（第ｎフリップフロップ回路FF
nのゲートの説明は省略する）。なお、Q3及び3は第３
フリップフロップ回路FF3の出力端子、Qn及びnは第ｎ
フリップフロップ回路FFnの出力端子である。
構成され、FF3は第３フリップフロップ回路、FFnは第ｎ
フリップフロップ回路を示す。Ｓはセット信号が供給さ
れるセット信号入力端子、Ｄはデータが供給されるデー
タ入力端子であり、信号入力端子INにはクロック信号が
供給され、制御信号入力端子CONTにはリセット信号が供
給される。第３フリップフロップ回路FF3は、第13乃至
第18I2L回路13〜18を有すると共に第１フリップフロッ
プ回路FF1と同様に構成される。第ｎフリップフロップ
回路FFnは、第19乃至24I2L回路19〜24を有すると共に、
第１フリップフロップ回路FF1と同様に構成される。G4
は第４ゲートであり、第１ゲートG1と同様に構成されて
いる。G5は第５ゲートであり、第16I2L回路16の入力端
子が第11I2L回路11の出力により制御されるため、第16I
2L回路16の入力を制御しない点を除いて第２ゲートG2と
同様に構成される。G6は第６ゲートであり、第３ゲート
G3と同様に構成される。（第ｎフリップフロップ回路FF
nのゲートの説明は省略する）。なお、Q3及び3は第３
フリップフロップ回路FF3の出力端子、Qn及びnは第ｎ
フリップフロップ回路FFnの出力端子である。
以上の構成において、データ入力端子CONTに供給され
た情報（例えば、高レベル）は信号入力端子INにクロッ
クパルスが供給された時に第１フリップフロップ回路FF
1に読み込まれ、次のクロックパルスが与えられるまで
保持される。次のクロックパルス到来時には、第１フリ
ップフロップ回路FF1のQ1出力（高レベル）は第２フリ
ップフロップ回路FF2に読み込まれ、クロック信号に応
じて順次後段のフリップフロップにデータが転送される
シフトレジスタとして動作する。
た情報（例えば、高レベル）は信号入力端子INにクロッ
クパルスが供給された時に第１フリップフロップ回路FF
1に読み込まれ、次のクロックパルスが与えられるまで
保持される。次のクロックパルス到来時には、第１フリ
ップフロップ回路FF1のQ1出力（高レベル）は第２フリ
ップフロップ回路FF2に読み込まれ、クロック信号に応
じて順次後段のフリップフロップにデータが転送される
シフトレジスタとして動作する。
そして、第３図の実施例の場合には、第１乃至第３ゲ
ートG1〜G3が第１フリップフロップ回路FF1及び第２フ
リップフロップ回路FF2に対し共用されると共に、第４
乃至第６ゲートG4〜G6が第３フリップフロップ回路FF3
及び第４フリップフロップ回路（図示しない）に対して
共用されるので、従来の６ゲート／フリップフロップに
比較して２段で３ゲートの削減が可能になり、Ｎ段では
1.5×ｎ個のゲートが削減できる。
ートG1〜G3が第１フリップフロップ回路FF1及び第２フ
リップフロップ回路FF2に対し共用されると共に、第４
乃至第６ゲートG4〜G6が第３フリップフロップ回路FF3
及び第４フリップフロップ回路（図示しない）に対して
共用されるので、従来の６ゲート／フリップフロップに
比較して２段で３ゲートの削減が可能になり、Ｎ段では
1.5×ｎ個のゲートが削減できる。
以上の説明から明らかな通り、本発明の双安定回路に
よれば、第１及び第２のフリップフロップ回路の所定の
I2L回路を共通のゲートにより制御するようにしたの
で、ゲート数の削減が可能になると共に、集積回路で構
成する際にチップ面積が小さくできる利点がある。
よれば、第１及び第２のフリップフロップ回路の所定の
I2L回路を共通のゲートにより制御するようにしたの
で、ゲート数の削減が可能になると共に、集積回路で構
成する際にチップ面積が小さくできる利点がある。
また、本発明の双安定回路を複数段（Ｎ段）縦続して
シフトレジスタを構成する場合には1.5×ｎ個のゲート
の削減が可能になり、それだけ高集積度が得られる。
シフトレジスタを構成する場合には1.5×ｎ個のゲート
の削減が可能になり、それだけ高集積度が得られる。
【図面の簡単な説明】 第１図は本発明の双安定回路の基本構成を示す回路図、
第２図は本発明に用いるI2L回路回路の説明図、第３図
は本発明のＮ段のシフトレジスタに適用した実施例を示
す回路図、第４図は従来のI2L回路フリップフロップ回
路の一例を示す回路図である。 １〜12……第１乃至第12I2L回路 13〜24……第13乃至第24I2L回路 G1〜G6……第１乃至第６ゲート IN……信号入力端子 CONT……制御信号入力端子 Ｓ……セット信号入力端子 OUT……双安定回路の出力端子 Ｄ……データ入力端子 FF1〜FFn……第１乃至第ｎフリップフロップ回路 Q1〜Qn……出力端子1 〜n……出力端子 FF……双安定回路
第２図は本発明に用いるI2L回路回路の説明図、第３図
は本発明のＮ段のシフトレジスタに適用した実施例を示
す回路図、第４図は従来のI2L回路フリップフロップ回
路の一例を示す回路図である。 １〜12……第１乃至第12I2L回路 13〜24……第13乃至第24I2L回路 G1〜G6……第１乃至第６ゲート IN……信号入力端子 CONT……制御信号入力端子 Ｓ……セット信号入力端子 OUT……双安定回路の出力端子 Ｄ……データ入力端子 FF1〜FFn……第１乃至第ｎフリップフロップ回路 Q1〜Qn……出力端子1 〜n……出力端子 FF……双安定回路
Claims (3)
- 【請求項１】各々の入力端子及び出力端子を互いに交叉
接続した第１及び第２I2L回路と、各々の入力端子及び
出力端子を互いに交叉接続した第３及び第４I2L回路
と、各々の入力端子及び出力端子を互いに交叉接続した
第５及び第６I2L回路とを有し、前記第２I2L回路と第３
I2L回路の出力端子を前記第５I2L回路と第６I2L回路の
入力端子にそれぞれ接続した第１フリップフロップ回路
と、各々の入力端子及び出力端子を互いに交叉接続した
第７及び第８I2L回路と、各々の入力端子及び出力端子
を互いに交叉接続した第９及び第10I2L回路と、各々の
入力端子及び出力端子を互いに交叉接続した第11及び第
12I2L回路とを有し、前記第８I2L回路と第９I2L回路の
出力端子を前記第11I2L回路と第12I2L回路の入力端子に
それぞれ接続した第２フリップフロップ回路とを備え、
前記第５I2L回路の出力端子を前記第10I2L回路の入力端
子に接続した双安定回路において、入力端子及び第１及
び第２出力端子を有する第１ゲームと、入力端子及び第
３乃至第７出力端子を有する第２ゲートとを設け、前記
第１ゲートの入力端子を信号入力端子に接続すると共に
第１及び第２出力端子を前記第２及び第３I2L回路の入
力端子にそれぞれ接続し、前記第２ゲートの入力端子を
制御信号入力端子に接続すると共に、第３乃至第７出力
端子を前記第２、第４、第６、第８及び第12I2L回路の
入力端子にそれぞれ接続したことを特徴とする双安定回
路。 - 【請求項２】入力端子及び第８乃至第12出力端子を有す
る第３ゲートを具備し、前記第３ゲートの入力端子をセ
ット信号入力端子に接続すると共に前記第２ゲートの入
力端子をリセット信号入力端子に接続し、前記第３ゲー
トの第８乃至第12出力端子を前記第１、第３、第５、第
９及び第11I2L回路の入力端子にそれぞれ接続したこと
を特徴とする請求項１記載の双安定回路。 - 【請求項３】前記第１ゲートの入力端子をクロック信号
入力端子に接続すると共に、前記第１ゲートに第13及び
第14出力端子を設け、この第13及び第14出力端子を前記
第８及び第９I2L回路の入力端子にそれぞれ接続すると
共に前記第４I2L回路の入力端子をデータ入力端子に接
続し、Ｄ型フリップフロップ回路を構成したことを特徴
とする請求項１記載の双安定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049259A JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049259A JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253112A JPH03253112A (ja) | 1991-11-12 |
| JP2867558B2 true JP2867558B2 (ja) | 1999-03-08 |
Family
ID=12825836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049259A Expired - Fee Related JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867558B2 (ja) |
-
1990
- 1990-03-02 JP JP2049259A patent/JP2867558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253112A (ja) | 1991-11-12 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |