JP2861068B2 - 静電誘導形サイリスタの制御回路 - Google Patents
静電誘導形サイリスタの制御回路Info
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- JP2861068B2 JP2861068B2 JP16287389A JP16287389A JP2861068B2 JP 2861068 B2 JP2861068 B2 JP 2861068B2 JP 16287389 A JP16287389 A JP 16287389A JP 16287389 A JP16287389 A JP 16287389A JP 2861068 B2 JP2861068 B2 JP 2861068B2
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- Japan
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- thyristor
- switching element
- power supply
- turning
- control
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- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、静電誘導形サイリスタの制御回路に関す
る。
る。
B.発明の概要 本発明は、静電誘導形サイリスタをオン・オフ制御す
る制御回路において、 サイリスタのカソードに直列にスイッチング素子を設
け、このスイッチング素子をオン・オフさせるための一
対のスイッチング制御素子を設け、スイッチング素子の
オン制御でサイリスタを導通させ、オフ制御でサイリス
タの主電流をゲートに移行させてターンオフさせること
により、 制御電源の容量低減及びターンオフ時間の短縮等を図
ったものである。
る制御回路において、 サイリスタのカソードに直列にスイッチング素子を設
け、このスイッチング素子をオン・オフさせるための一
対のスイッチング制御素子を設け、スイッチング素子の
オン制御でサイリスタを導通させ、オフ制御でサイリス
タの主電流をゲートに移行させてターンオフさせること
により、 制御電源の容量低減及びターンオフ時間の短縮等を図
ったものである。
C.従来の技術 静電誘導形サイリスタとその制御回路は、第２図に示
す構成にされる。静電誘導形サイリスタ（SITh）１は電
源２と負荷３に直列接続され、ゲート電極４とカソード
電極５間に制御電源7,9とスイッチ8,10によってカソー
ド電極に対してゲート電極側を正電位又は負電位にする
ことでオン・オフ制御がなされる。
す構成にされる。静電誘導形サイリスタ（SITh）１は電
源２と負荷３に直列接続され、ゲート電極４とカソード
電極５間に制御電源7,9とスイッチ8,10によってカソー
ド電極に対してゲート電極側を正電位又は負電位にする
ことでオン・オフ制御がなされる。
今、スイッチ８を開、スイッチ10を閉にした状態では
カソード・ゲート間は逆バイアスされており、N1ベース
層中には空乏層depが形成され、アノード電極６からカ
ソード電極５への電流は阻止される。逆に、スイッチ10
を開、スイッチ８を閉にすると、空乏層depが減少してP
1N1N2への導通を得て負荷３に電力を供給する。
カソード・ゲート間は逆バイアスされており、N1ベース
層中には空乏層depが形成され、アノード電極６からカ
ソード電極５への電流は阻止される。逆に、スイッチ10
を開、スイッチ８を閉にすると、空乏層depが減少してP
1N1N2への導通を得て負荷３に電力を供給する。
D.発明が解決しようとする課題 従来の制御回路において、制御電源7,9にはサイリス
タ１が電力用のものではオン・オフゲート電圧・電流も
大きくなり、特にオフゲート電流が大きくなって大容量
電源になる問題があった。
タ１が電力用のものではオン・オフゲート電圧・電流も
大きくなり、特にオフゲート電流が大きくなって大容量
電源になる問題があった。
本発明の目的は、制御電源の低電圧化及び低電流化を
図ることができ、しかもターンオフ時間の短縮を図るこ
とができる静電誘導形サイリスタの制御回路を提供する
ことにある。
図ることができ、しかもターンオフ時間の短縮を図るこ
とができる静電誘導形サイリスタの制御回路を提供する
ことにある。
E.課題を解決するための手段と作用 本発明は、上記目的を達成するため、静電誘導形サイ
リスタのカソードに直列に設けた第１のスイッチング素
子と、前記サイリスタのゲートを前記第１のスイッチン
グ素子の電源側に接続する導体と、前記スイッチング素
子のソース・ドレイン間に設けた過電圧防止用ツェナー
ダイオードと、低電位側が前記第１のスイッチング素子
の電源側に接続される制御電源と、前記第１のスイッチ
ング素子のゲートと前記制御電源の高電位側との間に設
けられ、オン・オフ動作で前記第１のスイッチング素子
をオン・オフ制御する第２のスイッチング素子と、前記
サイリスタのカソードと前記制御電源の高電位側との間
に設けられ、オン動作で前記制御電源の電圧を前記ツェ
ナーダイオードに印加してクリップ電圧を発生させる第
３のスイッチング素子と、前記サイリスタのターンオフ
に前記第２のスイッチング素子をオンさせかつ第３のス
イッチング素子をオフさせ、該サイリスタのターンオフ
に該第２のスイッチング素子をオフさせかつ該第３のス
イッチング素子をオンさせる制御手段とを備え、第１の
スイッチング素子を第２のスイッチング素子でオン・オ
フ制御し、サイリスタのターンオフ時に第３のスイッチ
ング素子をオンさせてサイリスタに制御電源からゲート
・カソード間に逆バイアスを印加して該サイリスタのタ
ーンオフを助勢する。
リスタのカソードに直列に設けた第１のスイッチング素
子と、前記サイリスタのゲートを前記第１のスイッチン
グ素子の電源側に接続する導体と、前記スイッチング素
子のソース・ドレイン間に設けた過電圧防止用ツェナー
ダイオードと、低電位側が前記第１のスイッチング素子
の電源側に接続される制御電源と、前記第１のスイッチ
ング素子のゲートと前記制御電源の高電位側との間に設
けられ、オン・オフ動作で前記第１のスイッチング素子
をオン・オフ制御する第２のスイッチング素子と、前記
サイリスタのカソードと前記制御電源の高電位側との間
に設けられ、オン動作で前記制御電源の電圧を前記ツェ
ナーダイオードに印加してクリップ電圧を発生させる第
３のスイッチング素子と、前記サイリスタのターンオフ
に前記第２のスイッチング素子をオンさせかつ第３のス
イッチング素子をオフさせ、該サイリスタのターンオフ
に該第２のスイッチング素子をオフさせかつ該第３のス
イッチング素子をオンさせる制御手段とを備え、第１の
スイッチング素子を第２のスイッチング素子でオン・オ
フ制御し、サイリスタのターンオフ時に第３のスイッチ
ング素子をオンさせてサイリスタに制御電源からゲート
・カソード間に逆バイアスを印加して該サイリスタのタ
ーンオフを助勢する。
F.実施例 第１図は本発明の一実施例を示す回路図である。静電
誘導形サイリスタ１のカソード電極５と電源２間にパワ
ーFET11が直列に設けられ、パワーFET11のソース・ドレ
イン間に過電圧保護用ツェナーダイオード14が設けられ
ている。ゲート電極４からは直接に電源２に接続され
る。
誘導形サイリスタ１のカソード電極５と電源２間にパワ
ーFET11が直列に設けられ、パワーFET11のソース・ドレ
イン間に過電圧保護用ツェナーダイオード14が設けられ
ている。ゲート電極４からは直接に電源２に接続され
る。
さらに、パワーFET11の電源側に制御電源16の低電位
側が接続され、パワーFET11のオン・オフドライブ用FET
15を制御電源16の高電位側との間に設け、パワーFET11
のドレイン（サイリスタ１のカソード）と制御電源16の
高電位側との間に逆バイアス用FET17を設け、FET15とFE
T17は静電誘導形サイリスタの制御回路（図示省略）に
よって相補的にオン・オフ制御される。
側が接続され、パワーFET11のオン・オフドライブ用FET
15を制御電源16の高電位側との間に設け、パワーFET11
のドレイン（サイリスタ１のカソード）と制御電源16の
高電位側との間に逆バイアス用FET17を設け、FET15とFE
T17は静電誘導形サイリスタの制御回路（図示省略）に
よって相補的にオン・オフ制御される。
このような構成において、FET15のオンによりパワーF
ET11のソース・ゲート間にオンゲート電圧が印加され、
サイリスタ１もオン状態に移行し、負荷３に給電する。
次に、FET15のオフによってFET11をオフさせ、これによ
りサイリスタ１の主電流をP1,N1,P2に移行させ、キャリ
ア払出しでN1P2接合が逆回復し、N1中にP2側から空乏層
が拡がってサイリスタ１をターンオフさせ、負荷３への
給電を遮断する。
ET11のソース・ゲート間にオンゲート電圧が印加され、
サイリスタ１もオン状態に移行し、負荷３に給電する。
次に、FET15のオフによってFET11をオフさせ、これによ
りサイリスタ１の主電流をP1,N1,P2に移行させ、キャリ
ア払出しでN1P2接合が逆回復し、N1中にP2側から空乏層
が拡がってサイリスタ１をターンオフさせ、負荷３への
給電を遮断する。
これにより、サイリスタ１のオン・オフ制御には、FE
T11のオン・オフ制御で済み、制御電源16としてはFET11
のオン・オフに必要な電圧と電流で済み、制御電源の低
電圧化及び低電流化を図ることができる。
T11のオン・オフ制御で済み、制御電源16としてはFET11
のオン・オフに必要な電圧と電流で済み、制御電源の低
電圧化及び低電流化を図ることができる。
次に、ターンオフにおいて、FET11にはサイリスタ１
とで分圧された電源電圧等が印加され、これに過電圧が
発生（誘導負荷等を持つ場合）するのをツェナーダイオ
ード14によって低い値に抑制する。これにより、FET11
は低い耐圧のものを使用でき、その動作抵抗も小さくし
て損失を小さくする。
とで分圧された電源電圧等が印加され、これに過電圧が
発生（誘導負荷等を持つ場合）するのをツェナーダイオ
ード14によって低い値に抑制する。これにより、FET11
は低い耐圧のものを使用でき、その動作抵抗も小さくし
て損失を小さくする。
さらに、オフ動作にはFET15のオフによるFET11のオフ
と並行してFET17がオンされる。これにより、サイリス
タ１のターンオフ過程でツェナーダイオード14でクリッ
プされた電圧がサイリスタ１のゲート・カソード間に逆
バイアスとして印加され、このバイアス電圧によってサ
イリスタ１のN1層中の高抵抗領域の広がりを早め、この
結果サイリスタ１のターンオフ時間を短縮することがで
きる。
と並行してFET17がオンされる。これにより、サイリス
タ１のターンオフ過程でツェナーダイオード14でクリッ
プされた電圧がサイリスタ１のゲート・カソード間に逆
バイアスとして印加され、このバイアス電圧によってサ
イリスタ１のN1層中の高抵抗領域の広がりを早め、この
結果サイリスタ１のターンオフ時間を短縮することがで
きる。
また、ターンオフ時間短縮は、サイリスタ１のターン
オフまでの該サイリスタとFET11の分圧状態の時間を短
縮し、ツェナーダイオード14における電力損失を小さく
して該ダイオード14の小容量化を図ることができる。
オフまでの該サイリスタとFET11の分圧状態の時間を短
縮し、ツェナーダイオード14における電力損失を小さく
して該ダイオード14の小容量化を図ることができる。
以上までの実施例において、サイリスタ１はP2層に挟
まれたN1層部分の幅を小さくするすることによって通常
オフ状態にできる。この場合にはオン信号を別途に印加
する必要があるが、FET11及びツェナーダイオード14の
損失を小さくする利点がある。
まれたN1層部分の幅を小さくするすることによって通常
オフ状態にできる。この場合にはオン信号を別途に印加
する必要があるが、FET11及びツェナーダイオード14の
損失を小さくする利点がある。
また、サイリスタ１のオフ状態回復時間を早めるため
に、P2層に対向する部分のみ又はN2層に一部対向させた
P1層分割構造の静電誘導形サイリスタ1Aとすることがで
きる。
に、P2層に対向する部分のみ又はN2層に一部対向させた
P1層分割構造の静電誘導形サイリスタ1Aとすることがで
きる。
また、パワーFET11等を他のスイッチ素子、例えばパ
ワートランジスタ、GTO等を使用して同等の作用効果を
奏することができる。
ワートランジスタ、GTO等を使用して同等の作用効果を
奏することができる。
G.発明の効果 以上のとおり、本発明によれば、直列接続のスイッチ
ング素子のオン・オフで静電誘導形サイリスタのオン・
オフ制御を行うため、制御電源の小容量化を図ることが
できる。また、ツェナーダイオードによるスイッチング
素子の過電圧防止及び第３のスイッチング素子による逆
バイアスによってターンオフ時間を短縮する等の効果が
ある。
ング素子のオン・オフで静電誘導形サイリスタのオン・
オフ制御を行うため、制御電源の小容量化を図ることが
できる。また、ツェナーダイオードによるスイッチング
素子の過電圧防止及び第３のスイッチング素子による逆
バイアスによってターンオフ時間を短縮する等の効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の回路図である。 １……静電誘導形サイリスタ、２……電源、３……負
荷、４……ゲート電極、５……カソード電極、11……パ
ワーFET、14……ツェナーダイオード、15,17……FET、1
6……制御電源。
の回路図である。 １……静電誘導形サイリスタ、２……電源、３……負
荷、４……ゲート電極、５……カソード電極、11……パ
ワーFET、14……ツェナーダイオード、15,17……FET、1
6……制御電源。
Claims (1)
- 【請求項１】静電誘導形サイリスタのカソードに直列に
設けた第１のスイッチング素子と、 前記サイリスタのゲートを前記第１のスイッチング素子
の電源側に接続する導体と、 前記スイッチング素子のソース・ドレイン間に設けた過
電圧防止用ツェナーダイオードと、 低電位側が前記第１のスイッチング素子の電源側に接続
される制御電源と、 前記第１のスイッチング素子のゲートと前記制御電源の
高電位側との間に設けられ、オン・オフ動作で前記第１
のスイッチング素子をオン・オフ制御する第２のスイッ
チング素子と、 前記サイリスタのカソードと前記制御電源の高電位側と
の間に設けられ、オン動作で前記制御電源の電圧を前記
ツェナーダイオードに印加してクリップ電圧を発生させ
る第３のスイッチング素子と、 前記サイリスタのターンオンに前記第２のスイッチング
素子をオンさせかつ第３のスイッチング素子をオフさ
せ、該サイリスタのターンオフに該第２のスイッチング
素子をオフさせかつ該第３のスイッチング素子をオンさ
せる制御手段と、を備えたことを特徴とする静電誘導形
サイリスタの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16287389A JP2861068B2 (ja) | 1989-06-26 | 1989-06-26 | 静電誘導形サイリスタの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16287389A JP2861068B2 (ja) | 1989-06-26 | 1989-06-26 | 静電誘導形サイリスタの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329414A JPH0329414A (ja) | 1991-02-07 |
| JP2861068B2 true JP2861068B2 (ja) | 1999-02-24 |
Family
ID=15762891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16287389A Expired - Lifetime JP2861068B2 (ja) | 1989-06-26 | 1989-06-26 | 静電誘導形サイリスタの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861068B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4945525B2 (ja) * | 2008-07-28 | 2012-06-06 | 桂一 田村 | 袋体支持装置 |
-
1989
- 1989-06-26 JP JP16287389A patent/JP2861068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329414A (ja) | 1991-02-07 |
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