JPH03243119A - オア回路 - Google Patents
オア回路Info
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- JPH03243119A JPH03243119A JP2038057A JP3805790A JPH03243119A JP H03243119 A JPH03243119 A JP H03243119A JP 2038057 A JP2038057 A JP 2038057A JP 3805790 A JP3805790 A JP 3805790A JP H03243119 A JPH03243119 A JP H03243119A
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- Japan
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- power supply
- mosfet
- power
- electrode
- comparator
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- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
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- Logic Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数の直流電源から−っの負荷に電力を供給す
る電源装置において、故障発生時等にその故障の直流電
源の切り離しを可能にすることを目的としたオア回路に
関するものである。
る電源装置において、故障発生時等にその故障の直流電
源の切り離しを可能にすることを目的としたオア回路に
関するものである。
［従来の技術］
従来より、一つの負荷に対し並列に接続された複数の直
流電源を並列運転して、その一つの負荷に電力を供給す
ることが行われている。通常、直流電源を並列運転する
場合には、低電源側からの逆流防止及び１台の直流電源
の短絡障害が電源システム停止となることを防ぐため、
各直流電源の出力に一方向特性を有するオア（ＯＲ）回
路が接続される。
流電源を並列運転して、その一つの負荷に電力を供給す
ることが行われている。通常、直流電源を並列運転する
場合には、低電源側からの逆流防止及び１台の直流電源
の短絡障害が電源システム停止となることを防ぐため、
各直流電源の出力に一方向特性を有するオア（ＯＲ）回
路が接続される。
第５図は、２台の直流電源から一つの負荷に電力を供給
する場合に用いたオア（ＯＲ）回路の構成を示す回路図
である。この従来例において、■は第１の直流電源、２
は第２の直流電源、３は負荷、１１は直流電源ｌから負
荷３へ順方向に接続したダイオード、２１は直流電源２
から負荷３へ順方向に接続したダイオードである。この
ような構成において、ダイオード１１は直流電源１に低
電源側から電力が流入するのを防止し、ダイオード１２
は直流電源２に低電源側から電力か流入するのを防止し
、それぞれ一方の直流電源の故障時には負荷への電力供
給のすべてを他の直流電源側にスイッチングするオア機
能を実現している。このように、従来は、直流電源を並
列運転する場合に用いる一方向特性を持つＯＲ回路とし
て、通常、ダイオードが用いられていた。
する場合に用いたオア（ＯＲ）回路の構成を示す回路図
である。この従来例において、■は第１の直流電源、２
は第２の直流電源、３は負荷、１１は直流電源ｌから負
荷３へ順方向に接続したダイオード、２１は直流電源２
から負荷３へ順方向に接続したダイオードである。この
ような構成において、ダイオード１１は直流電源１に低
電源側から電力が流入するのを防止し、ダイオード１２
は直流電源２に低電源側から電力か流入するのを防止し
、それぞれ一方の直流電源の故障時には負荷への電力供
給のすべてを他の直流電源側にスイッチングするオア機
能を実現している。このように、従来は、直流電源を並
列運転する場合に用いる一方向特性を持つＯＲ回路とし
て、通常、ダイオードが用いられていた。
［発明が解決しようとする課題］
しかしながら、上記従来の技術におけるオア回路では、
そのオア回路を構成するダイオードに、常に負荷電流の
一部又は全部が流れているため、ダイオードの順方向電
圧降下とダイオードを流れる電流の積で決まる損失が発
生し、電源ンステムの効率が低下する問題点があった。
そのオア回路を構成するダイオードに、常に負荷電流の
一部又は全部が流れているため、ダイオードの順方向電
圧降下とダイオードを流れる電流の積で決まる損失が発
生し、電源ンステムの効率が低下する問題点があった。
本発明は、上記問題点を解決するために創案されたもの
で、ダイオードによるオア回路と同等の機能を持ち、か
つ低損失な並列運転電源システムの構成を可能にする簡
易なオア回路を提供することを目的とする。
で、ダイオードによるオア回路と同等の機能を持ち、か
つ低損失な並列運転電源システムの構成を可能にする簡
易なオア回路を提供することを目的とする。
１課題を解決するための手段］
上記の目的を達成するための本発明のオア回路の一つの
構成は、 複数の直流電源のそれぞれに対応するｐ型パワーＭＯＳ
ＦＥＴとコンパレータとを有し、上記各ｐ型パワーＭＯ
ＳＦＥＴのソース電極と上記各コンパレータの負入力端
子と上記対応する直流電源の正電圧端子とを接続し、上
記各ｐ型パワーＭＯＳＦＥＴのドレイン電極と上記各コ
ンパレータの正入力端子および正電源電極と一つの負荷
の正電圧電極とを接続し、上記各コンパレータの出力を
対応する上記ｐ型パワーＭＯＳＦＥＴのゲート電極に接
続し、上記各直流電源の負電圧端子と上記各コンパレー
タの負電源電極と上記負荷の負電圧端子とを接続して成
ることを特徴とする。
構成は、 複数の直流電源のそれぞれに対応するｐ型パワーＭＯＳ
ＦＥＴとコンパレータとを有し、上記各ｐ型パワーＭＯ
ＳＦＥＴのソース電極と上記各コンパレータの負入力端
子と上記対応する直流電源の正電圧端子とを接続し、上
記各ｐ型パワーＭＯＳＦＥＴのドレイン電極と上記各コ
ンパレータの正入力端子および正電源電極と一つの負荷
の正電圧電極とを接続し、上記各コンパレータの出力を
対応する上記ｐ型パワーＭＯＳＦＥＴのゲート電極に接
続し、上記各直流電源の負電圧端子と上記各コンパレー
タの負電源電極と上記負荷の負電圧端子とを接続して成
ることを特徴とする。
また、上記目的を達成するためのオア回路の他の構成は
、 複数の直流電源のそれぞれに対応するｎ型パワーＭＯＳ
ＦＥＴとコンパレータとを有し、上記各ｎ型パワーＭＯ
５ＦＥＴのドレイン電極と上記各コンパレータの負入力
端子と上記対応する直流電源の負電圧端子とを接続し、
上記各ｎ型パワーＭＯ３ＦＥＴのソース電極と上記各コ
ンパレータの正入力端子および負電源電極と一つの負荷
の負電圧電子とを接続し、上記各コンパレータの出力を
対応する上記ｎ型パワーＭ ＯＳ Ｆ Ｅ Ｔのゲート
電極に接続し、上記各直流電源の正電圧端子と上記各コ
ンパレータの正電源電極と上記負荷の正電圧端子とを接
続して成ることを特徴とする。
、 複数の直流電源のそれぞれに対応するｎ型パワーＭＯＳ
ＦＥＴとコンパレータとを有し、上記各ｎ型パワーＭＯ
５ＦＥＴのドレイン電極と上記各コンパレータの負入力
端子と上記対応する直流電源の負電圧端子とを接続し、
上記各ｎ型パワーＭＯ３ＦＥＴのソース電極と上記各コ
ンパレータの正入力端子および負電源電極と一つの負荷
の負電圧電子とを接続し、上記各コンパレータの出力を
対応する上記ｎ型パワーＭ ＯＳ Ｆ Ｅ Ｔのゲート
電極に接続し、上記各直流電源の正電圧端子と上記各コ
ンパレータの正電源電極と上記負荷の正電圧端子とを接
続して成ることを特徴とする。
［作用コ
本発明は並列運転直流電源システムにおいて、直流電源
毎に設けたパワーＭＯ９ＦＥＴのオン／オフを、その直
流電源側と負荷側の電源とのコンパレータによる比較に
よって制御することにより、各直流電源への逆流を防止
して故障の直流電源を切り離すオア機能を実現するとと
もに、パワーＭＯＳＦＥＴのオン抵抗が従来のオア回路
のダイオードより十分小さくできることを利用して、大
幅な低損失化を実現する。
毎に設けたパワーＭＯ９ＦＥＴのオン／オフを、その直
流電源側と負荷側の電源とのコンパレータによる比較に
よって制御することにより、各直流電源への逆流を防止
して故障の直流電源を切り離すオア機能を実現するとと
もに、パワーＭＯＳＦＥＴのオン抵抗が従来のオア回路
のダイオードより十分小さくできることを利用して、大
幅な低損失化を実現する。
「実施例〕
以下、本発明の実施例を図而に基づいて詳細に説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。本
実施例は、２台の直流電源を並列運転して、一つの負荷
に電力を供給する直流電源システムに用いるＯＲ（オア
）回路の例を示している。
実施例は、２台の直流電源を並列運転して、一つの負荷
に電力を供給する直流電源システムに用いるＯＲ（オア
）回路の例を示している。
１は第１の直流Ｎｉｌ！であり、２は第２の直流電源、
３は負荷であって、本実施例では、この２台の直流電源
１．２から一つの負荷３に電力を供給する。
３は負荷であって、本実施例では、この２台の直流電源
１．２から一つの負荷３に電力を供給する。
この場合に用いるＯＲ回路は、それぞれの直流電源１．
２に対応して設けたｐ型パワーＭＯＳＦＥＴＩ２．１３
と、各ＭＯ３ＦＥＴ１２．１３のオン／オフを制御する
コンパレータ１４，２４で構成される。
２に対応して設けたｐ型パワーＭＯＳＦＥＴＩ２．１３
と、各ＭＯ３ＦＥＴ１２．１３のオン／オフを制御する
コンパレータ１４，２４で構成される。
上記ＯＲ回路における第１の直流電源Ｉ側の接続は、Ｍ
ＯＳＦＥＴ Ｉ ２のソース電極とコンパレータ１４の
負入力端子（−）と第１の直流電源ｌの正電圧端子（＋
）が接続され、ＭＯＳＦＥＴ＋２のトレイン電極とコン
パレータＩ４の正電源電極とコンパレータ１４の正入力
端子（＋）と負荷３の正電圧端子（＋）とが接続され、
コンパレータ１４の出力がＭＯＳＦＥＴ１２のゲート電
極に接続され、コンパレータ１４の負電源電極と第１の
直流電源１の負電圧端子（−）と負荷３の負電圧端子（
−）とが接続されて成る。
ＯＳＦＥＴ Ｉ ２のソース電極とコンパレータ１４の
負入力端子（−）と第１の直流電源ｌの正電圧端子（＋
）が接続され、ＭＯＳＦＥＴ＋２のトレイン電極とコン
パレータＩ４の正電源電極とコンパレータ１４の正入力
端子（＋）と負荷３の正電圧端子（＋）とが接続され、
コンパレータ１４の出力がＭＯＳＦＥＴ１２のゲート電
極に接続され、コンパレータ１４の負電源電極と第１の
直流電源１の負電圧端子（−）と負荷３の負電圧端子（
−）とが接続されて成る。
同様に上記ＯＲ回路の第２の直流電源２側の接続は、Ｍ
ＯＳＦＥＴ２２のソース電極とコンパレータ２４の負入
力端子（−）と第２の直流電源２の正電圧端子（＋）が
接続され、ＭＯＳＦＥＴ２２のドレイン電極とコンパレ
ータ２４の正電源電極とコンパレータ２４の圧入ノＪ端
子（＋）と負荷３の正電圧端子（＋）とが接続され、コ
ンパレータ２４の出力がＭＯＳＦＥＴ２２のゲート電極
に接続され、コンパレータ２４の負電源電極と第２の直
流電源２の負電圧端子（−）と負荷３の負電圧端子（−
）とが接続されて成る。
ＯＳＦＥＴ２２のソース電極とコンパレータ２４の負入
力端子（−）と第２の直流電源２の正電圧端子（＋）が
接続され、ＭＯＳＦＥＴ２２のドレイン電極とコンパレ
ータ２４の正電源電極とコンパレータ２４の圧入ノＪ端
子（＋）と負荷３の正電圧端子（＋）とが接続され、コ
ンパレータ２４の出力がＭＯＳＦＥＴ２２のゲート電極
に接続され、コンパレータ２４の負電源電極と第２の直
流電源２の負電圧端子（−）と負荷３の負電圧端子（−
）とが接続されて成る。
上記構成において、一般に、パワーＭＯ３ＦＥＴでは、
その構造上、ソース−トレイン電極間にダイオードが形
成される。これが、第１図において点線で示したＭＯＳ
ＦＥＴのボディダイオード１３．１６であって、Ｉ３か
ＭＯＳＦＥＴＩ２のソース−トレイン電極間に順方向に
生成されるボディダイオードであり、２３がＭＯＳＦＥ
Ｔ２２のソース−ドレイン電極間に生成されるボディダ
イオードである。
その構造上、ソース−トレイン電極間にダイオードが形
成される。これが、第１図において点線で示したＭＯＳ
ＦＥＴのボディダイオード１３．１６であって、Ｉ３か
ＭＯＳＦＥＴＩ２のソース−トレイン電極間に順方向に
生成されるボディダイオードであり、２３がＭＯＳＦＥ
Ｔ２２のソース−ドレイン電極間に生成されるボディダ
イオードである。
以上のように構成した第１の実施例の動作および作用を
述へる。
述へる。
第１の直流電源１側のオア回路部分と第２の直流電源２
側のオア回路部分とは、構成が同一であり、同様に動作
するので、以下、第１の直流電源Ｉ側について説明する
。まず、ＯＲ回路の出力（負荷３側）電圧に比べて、Ｏ
Ｒ回路の入力（直流電源１側）電圧が高いと、ボディダ
イオードＩ３が導通し、コンパレータ１４の電源端子に
出力電圧が印加され動作を開始する。コンパレータ１４
の負入力端子（−）がＯＲ回路の入力側（直流電源ｌ側
）に、コンパレータ１４の正入力端子（＋）がＯＲ回路
の出力側（負荷３側）に接続されているため、ＯＲ回路
の入力電圧がＯＲ回路の出力電圧より高い場合、コンパ
レータＩ４の出力はコンパレータＩ４の負電源端子の端
子電圧となり、ＭＯＳＦＥＴ Ｉ ２のゲート電極電位
はソース電位より低くなり、ＭＯＳＦＥＴ Ｉ ２はオ
ンする。ボディダイオード１３の順方向降下電圧に比べ
、ＭＯＳＦＥＴＩ２のオン抵抗による電圧降下は低くで
きるので、電流はＭＯＳＦＥＴ１２を流れ、ＯＲ回路に
おける損失を低減することができる。ＯＲ回路の入力電
圧がＯＲ回路の出力電圧より低い場合、ボディダイオー
ドＩ３は非導通であり、コンパレータ１４の出力はコン
パレータの正電源端子の端子となり、ＭＯＳＦＥＴ １
２のゲート電極電位はソース電位と同じになるため、Ｍ
ＯＳＦＥＴＩ２はオフする。上記におけるＭＯＳＦＥＴ
１２はボディダイオード１３が導通した後のスイッチ
用として用いられるので、各電極間容量に関してはほと
んど考慮する必要はなく、オン抵抗の低いｐ型パワーＭ
ＯＳＦＥＴを選択すればよい。
側のオア回路部分とは、構成が同一であり、同様に動作
するので、以下、第１の直流電源Ｉ側について説明する
。まず、ＯＲ回路の出力（負荷３側）電圧に比べて、Ｏ
Ｒ回路の入力（直流電源１側）電圧が高いと、ボディダ
イオードＩ３が導通し、コンパレータ１４の電源端子に
出力電圧が印加され動作を開始する。コンパレータ１４
の負入力端子（−）がＯＲ回路の入力側（直流電源ｌ側
）に、コンパレータ１４の正入力端子（＋）がＯＲ回路
の出力側（負荷３側）に接続されているため、ＯＲ回路
の入力電圧がＯＲ回路の出力電圧より高い場合、コンパ
レータＩ４の出力はコンパレータＩ４の負電源端子の端
子電圧となり、ＭＯＳＦＥＴ Ｉ ２のゲート電極電位
はソース電位より低くなり、ＭＯＳＦＥＴ Ｉ ２はオ
ンする。ボディダイオード１３の順方向降下電圧に比べ
、ＭＯＳＦＥＴＩ２のオン抵抗による電圧降下は低くで
きるので、電流はＭＯＳＦＥＴ１２を流れ、ＯＲ回路に
おける損失を低減することができる。ＯＲ回路の入力電
圧がＯＲ回路の出力電圧より低い場合、ボディダイオー
ドＩ３は非導通であり、コンパレータ１４の出力はコン
パレータの正電源端子の端子となり、ＭＯＳＦＥＴ １
２のゲート電極電位はソース電位と同じになるため、Ｍ
ＯＳＦＥＴＩ２はオフする。上記におけるＭＯＳＦＥＴ
１２はボディダイオード１３が導通した後のスイッチ
用として用いられるので、各電極間容量に関してはほと
んど考慮する必要はなく、オン抵抗の低いｐ型パワーＭ
ＯＳＦＥＴを選択すればよい。
第２図は本発明の第２の実施例を示す回路図である。本
実施例は、第１の実施例を基本として、電力供給が障害
発生時等に切り替わる際のスイッチングスピードを高速
にする例である。第１の実施例では、ｎ型パワーＭＯＳ
ＦＥＴ１２ ２２のボディダイオード１３，２３を利用
して、上記のスイッチングを行う構成としたが、本実施
例では、第２図に示すように、第１図の構成のｐ型パワ
ーＭＯ５Ｆ’ＥＴ１２ ２２のそれぞれのソース−ドレ
イン電極間にスイッチング用のダイオード１１１２を順
方向に、即ち、ダイオード１１．１２のアノード電極を
ＭＯＳＦＥＴ１２．２２のソース電極に、ダイオードＩ
Ｉ、＋２のカソード電極をＭＯＳＦＥＴ１１．２２のト
レイン電極に接続する。
実施例は、第１の実施例を基本として、電力供給が障害
発生時等に切り替わる際のスイッチングスピードを高速
にする例である。第１の実施例では、ｎ型パワーＭＯＳ
ＦＥＴ１２ ２２のボディダイオード１３，２３を利用
して、上記のスイッチングを行う構成としたが、本実施
例では、第２図に示すように、第１図の構成のｐ型パワ
ーＭＯ５Ｆ’ＥＴ１２ ２２のそれぞれのソース−ドレ
イン電極間にスイッチング用のダイオード１１１２を順
方向に、即ち、ダイオード１１．１２のアノード電極を
ＭＯＳＦＥＴ１２．２２のソース電極に、ダイオードＩ
Ｉ、＋２のカソード電極をＭＯＳＦＥＴ１１．２２のト
レイン電極に接続する。
以上の構成の第２の実施例のＯＲ回路において、ＭＯＳ
Ｆ、ＥＴｌ ２．２２のボディダイオード（図示省略）
は、一般に、通常のダイオードよりスイッチングスピー
ドが遅く、高速動作が望めない。
Ｆ、ＥＴｌ ２．２２のボディダイオード（図示省略）
は、一般に、通常のダイオードよりスイッチングスピー
ドが遅く、高速動作が望めない。
そこで、本実施例では、高速スイッチングの可能なダイ
オードＩＩ、＋２を外付けすることにより、スイッチン
グ動作の高速化を実現する。ＭＯＳＦＥＴ１１，１２の
動作は第１の実施例で述べた通りであり、本実施例にお
いてもＯＲ回路の低損失化が実現される。
オードＩＩ、＋２を外付けすることにより、スイッチン
グ動作の高速化を実現する。ＭＯＳＦＥＴ１１，１２の
動作は第１の実施例で述べた通りであり、本実施例にお
いてもＯＲ回路の低損失化が実現される。
第３図は本発明の第３の実施例を示す回路図である。本
実施例も、２台の直流電源を並列運転して、一つの負荷
に電力を供給する直流電源システムに用いるＯＲ回路の
例であり、オア機能の実現と低損失化を図るスイッチ素
子としてｎ型パワーＭＯＳＦＥＴを用いた場合の例であ
る。■は第１の直流電源、２は第２の直流電源、３は負
荷であり、この電源システム７こ用いるＯＲ回路は、そ
れぞれの直流電源１．２に対応して設けたｎ型パワーＭ
ＯＳＦＥＴ１５．２５と、各ＭＯＳＦ’ＥＴ１５．２５
のオン／オフを制御するコンパレータ１４．２４で構成
される。
実施例も、２台の直流電源を並列運転して、一つの負荷
に電力を供給する直流電源システムに用いるＯＲ回路の
例であり、オア機能の実現と低損失化を図るスイッチ素
子としてｎ型パワーＭＯＳＦＥＴを用いた場合の例であ
る。■は第１の直流電源、２は第２の直流電源、３は負
荷であり、この電源システム７こ用いるＯＲ回路は、そ
れぞれの直流電源１．２に対応して設けたｎ型パワーＭ
ＯＳＦＥＴ１５．２５と、各ＭＯＳＦ’ＥＴ１５．２５
のオン／オフを制御するコンパレータ１４．２４で構成
される。
上記ＯＲ回路における第１の直流電源ｌ側の接続は、Ｍ
ＯＳＦＥＴ １５のドレイン電極とコンパレータＩ４の
負入力端子（−）と第１の直流電源ｌの負電圧端子（−
）が接続され、ＭＯＳＦＥＴ１５のソース電極とコンパ
レータ１５の負電源電極とコンパレータ１５の正入力端
子（＋）と負荷３の負電圧端子（−）が接続され、コン
パレータ１４の出力がＭＯＳＦＥＴ １５のゲート電極
に接続され、コンパレータ１４の正電源電極と第１の直
流電源１の正電圧端子（＋）と負荷３の正電圧端子（＋
）とが接続されて成る。
ＯＳＦＥＴ １５のドレイン電極とコンパレータＩ４の
負入力端子（−）と第１の直流電源ｌの負電圧端子（−
）が接続され、ＭＯＳＦＥＴ１５のソース電極とコンパ
レータ１５の負電源電極とコンパレータ１５の正入力端
子（＋）と負荷３の負電圧端子（−）が接続され、コン
パレータ１４の出力がＭＯＳＦＥＴ １５のゲート電極
に接続され、コンパレータ１４の正電源電極と第１の直
流電源１の正電圧端子（＋）と負荷３の正電圧端子（＋
）とが接続されて成る。
また、上記ＯＲ回路における第２の直流電源２側の接続
は、ＭＯＳＦＥＴ２５のドレイン電極とコンパレータ２
４の負入力端子（−）と第２の直流電源２の負電圧端子
（−）が接続され、ＭＯＳＦＥＴ２５のソース電極とコ
ンパレータ２４の負電源電極とコンパレータ２４の正入
力端子（＋）と負荷３の負電圧端子（−）が接続され、
コンパレータ２４の出力がＭＯＳＦＥＴ２５のゲート電
極に接続され、コンパレータ２４の正電源電極と第２の
直流電源２の正電圧端子（＋）と負荷３の正電圧端子（
＋）とが接続されて成る。
は、ＭＯＳＦＥＴ２５のドレイン電極とコンパレータ２
４の負入力端子（−）と第２の直流電源２の負電圧端子
（−）が接続され、ＭＯＳＦＥＴ２５のソース電極とコ
ンパレータ２４の負電源電極とコンパレータ２４の正入
力端子（＋）と負荷３の負電圧端子（−）が接続され、
コンパレータ２４の出力がＭＯＳＦＥＴ２５のゲート電
極に接続され、コンパレータ２４の正電源電極と第２の
直流電源２の正電圧端子（＋）と負荷３の正電圧端子（
＋）とが接続されて成る。
このような第３の実施例は、第１の実施例のスイッチン
グ素子をｎ型パワーＭＯＳＦＥＴに置き換えて構成した
例であり、本実施例も構造上、各ｎ型パワーＭＯ６ＦＥ
Ｔ ｌ ５，２５のソース−トレイン電極間に順方向に
生成されるボディダイオード１６．２６を利用する。こ
のようなｎ型パワーＭＯＳＦＥＴ １５ （または２５
）を、対応する直流電源Ｉ（または２）の負電圧端子（
−）と負荷３の負電圧端子（−）間に介設し、コンパレ
ータ１４，２４により、ＭＯＳＦＥＴ １５ （または
２５）をオン／オフして、第１の実施例と同様に動作さ
仕、小さいオン抵抗を利用して低損失なオア機能を実現
する。本実施例では、ｎ型ＭＯＳＦＥＴのオン抵抗が一
般的にｐ型ＭＯ６ＦＥＴのオン抵抗よりも低いことから
、より一層の低損失化を図ることができる。
グ素子をｎ型パワーＭＯＳＦＥＴに置き換えて構成した
例であり、本実施例も構造上、各ｎ型パワーＭＯ６ＦＥ
Ｔ ｌ ５，２５のソース−トレイン電極間に順方向に
生成されるボディダイオード１６．２６を利用する。こ
のようなｎ型パワーＭＯＳＦＥＴ １５ （または２５
）を、対応する直流電源Ｉ（または２）の負電圧端子（
−）と負荷３の負電圧端子（−）間に介設し、コンパレ
ータ１４，２４により、ＭＯＳＦＥＴ １５ （または
２５）をオン／オフして、第１の実施例と同様に動作さ
仕、小さいオン抵抗を利用して低損失なオア機能を実現
する。本実施例では、ｎ型ＭＯＳＦＥＴのオン抵抗が一
般的にｐ型ＭＯ６ＦＥＴのオン抵抗よりも低いことから
、より一層の低損失化を図ることができる。
第４図は、本発明の第４の実施例を示す回路図である。
本実施例は、第３の実施例のスイッチングスピードを高
速化する例であり、第２図の第２の実施例のスイッチン
グ素子をｎ型パワーＭＯＳＦＥＴに置き換えて構成した
例である。本実施例では、第４図に示すように、第３図
の第３の実施例の構成のｎ型パワーＭＯＳＦＥＴ１５．
２５のそれぞれのソース−トレイン電極間に、スイッチ
ングダイオードＩＩ、１２を順方向に、即ち、ダイオー
ド１１．１２のアノード電極をＭＯＳＦＥＴ＋５．２５
のソース電極に、ダイオード１１゜１２のカソード電極
をＭＯＳＰＥＴ１５．２５のドレイン電極に接続する。
速化する例であり、第２図の第２の実施例のスイッチン
グ素子をｎ型パワーＭＯＳＦＥＴに置き換えて構成した
例である。本実施例では、第４図に示すように、第３図
の第３の実施例の構成のｎ型パワーＭＯＳＦＥＴ１５．
２５のそれぞれのソース−トレイン電極間に、スイッチ
ングダイオードＩＩ、１２を順方向に、即ち、ダイオー
ド１１．１２のアノード電極をＭＯＳＦＥＴ＋５．２５
のソース電極に、ダイオード１１゜１２のカソード電極
をＭＯＳＰＥＴ１５．２５のドレイン電極に接続する。
このように構成することにより、第２の実施例と同様に
して、ＭＯＳＰＥＴ１５．２５のボディダイオード（図
示省略）よりも高速にスイッチング可能な外付けのダイ
オードＩＩ、１２によって、第３の実施例の作用効果に
加え、スイッチングスピードの高速化を図ることができ
る。
して、ＭＯＳＰＥＴ１５．２５のボディダイオード（図
示省略）よりも高速にスイッチング可能な外付けのダイ
オードＩＩ、１２によって、第３の実施例の作用効果に
加え、スイッチングスピードの高速化を図ることができ
る。
なお、本発明は３台以上の並列運転の直流電源を人力と
する場合にも、同様に適用することができる。このよう
に、本発明はその主旨に沿って種々に応用され、種々の
実施態様を取り得るものである。
する場合にも、同様に適用することができる。このよう
に、本発明はその主旨に沿って種々に応用され、種々の
実施態様を取り得るものである。
「発明の効果］
以上の説明で明らかなように、本発明のオア回路によれ
ば、パワーＭＯＳＦＥＴとコンパレータを接続する簡易
な回路で、かつパワーＭ ＯＳ Ｆ ＥＴのオン状態を
使うことにより、その小さいオン抵抗を利用してオア回
路における電圧降下を低減できるので、電圧降下と電流
の積で決まる損失を低減できる利点がある。
ば、パワーＭＯＳＦＥＴとコンパレータを接続する簡易
な回路で、かつパワーＭ ＯＳ Ｆ ＥＴのオン状態を
使うことにより、その小さいオン抵抗を利用してオア回
路における電圧降下を低減できるので、電圧降下と電流
の積で決まる損失を低減できる利点がある。
また、請求項２および４の発明によれば、上記利点に加
えてスイッチングスピードを高速化することかできる。
えてスイッチングスピードを高速化することかできる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例示す回路図、第４図は本発明の第４の実施
例を示す回路図、第５図は従来例を示す回路図である。 １・・第１の直流電源、２・・第２の直流電源、１１．
２１・・ダイオード、１２．２２ ｐ型パワーＭＯ６
ＦＥＴ、１５．２５−ｎ型パワーＭＯＳＦＥＴＸ １３
，１６ ２３，２６・パワーＭＯＳＦＥＴのボディダイ
オード、１４．２４・・コンパレータ。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例示す回路図、第４図は本発明の第４の実施
例を示す回路図、第５図は従来例を示す回路図である。 １・・第１の直流電源、２・・第２の直流電源、１１．
２１・・ダイオード、１２．２２ ｐ型パワーＭＯ６
ＦＥＴ、１５．２５−ｎ型パワーＭＯＳＦＥＴＸ １３
，１６ ２３，２６・パワーＭＯＳＦＥＴのボディダイ
オード、１４．２４・・コンパレータ。
Claims (4)
- （１）複数の直流電源のそれぞれに対応するｐ型パワー
ＭＯＳＦＥＴとコンパレータとを有し、上記各ｐ型パワ
ーＭＯＳＦＥＴのソース電極と上記各コンパレータの負
入力端子と上記対応する直流電源の正電圧端子とを接続
し、 上記各ｐ型パワーＭＯＳＦＥＴのドレイン電極と上記各
コンパレータの正入力端子および正電源電極と一つの負
荷の正電圧電極とを接続し、上記各コンパレータの出力
を対応する上記ｐ型パワーＭＯＳＦＥＴのゲート電極に
接続し、上記各直流電源の負電圧端子と上記各コンパレ
ータの負電源電極と上記負荷の負電圧端子とを接続して
成ることを特徴とするオア回路。 - （２）請求項１に記載のオア回路において、各ｐ型パワ
ーＭＯＳＦＥＴのソース電極とドレイン電極間にダイオ
ードを順方向に接続したことを特徴とするオア回路。 - （３）複数の直流電源のそれぞれに対応するｎ型パワー
ＭＯＳＦＥＴとコンパレータとを有し、上記各ｎ型パワ
ーＭＯＳＦＥＴのドレイン電極と上記各コンパレータの
負入力端子と上記対応する直流電源の負電圧端子とを接
続し、 上記各ｎ型パワーＭＯＳＦＥＴのソース電極と上記各コ
ンパレータの正入力端子および負電源電極と一つの負荷
の負電圧電子とを接続し、 上記各コンパレータの出力を対応する上記ｎ型パワーＭ
ＯＳＦＥＴのゲート電極に接続し、上記各直流電源の正
電圧端子と上記各コンパレータの正電源電極と上記負荷
の正電圧端子とを接続して成ることを特徴とするオア回
路。 - （４）請求項３に記載のオア回路において、各ｎ型パワ
ーＭＯＳＦＥＴのソース電極とドレイン電極間にダイオ
ードを順方向に接続したことを特徴とするオア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038057A JPH03243119A (ja) | 1990-02-19 | 1990-02-19 | オア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038057A JPH03243119A (ja) | 1990-02-19 | 1990-02-19 | オア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03243119A true JPH03243119A (ja) | 1991-10-30 |
Family
ID=12514883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038057A Pending JPH03243119A (ja) | 1990-02-19 | 1990-02-19 | オア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03243119A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677442U (ja) * | 1993-03-31 | 1994-10-28 | 株式会社電設 | 直並列切換回路 |
| EP1209811A2 (en) * | 2000-09-29 | 2002-05-29 | Allied Telesis Kabushiki Kaisha | FET-OR circuit and power supply circuit using the same |
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| CN1309165C (zh) * | 2004-05-20 | 2007-04-04 | 广达电脑股份有限公司 | 单向导通器件 |
| US7750504B2 (en) | 2006-09-04 | 2010-07-06 | Samsung Electronics Co., Ltd. | Power supply apparatus to selectively output one of a plurality of input powers |
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| JP2020535785A (ja) * | 2017-09-26 | 2020-12-03 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 車両制御機器用のマルチライン供給ユニット |
-
1990
- 1990-02-19 JP JP2038057A patent/JPH03243119A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11177655B2 (en) | 2017-09-26 | 2021-11-16 | Robert Bosch Gmbh | Multi-line supply unit for a vehicle control unit |
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