JP3567735B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高周波信号をオン・オフする回路に用いる半導体回路に関するものである。
【０００２】
【従来の技術】
高周波信号のオン・オフを行うためのスイッチとして、一般的には出力端子間容量の小さい金属接点リレ−が使用されるが、接点の信頼性の向上、小型化、チャタリングの防止等のために、図１３に示すような半導体回路が知られている。
【０００３】
この半導体回路は、３つの半導体システムＡ〜Ｃで構成されている。なお、半導体システムＡ〜Ｃの構成は同じであるので、サフィックスａ，ｂ，ｃを付して、半導体システムＡについてのみ説明を行う。
【０００４】
半導体システムＡは、ソ−ス端子及びゲ−ト端子が互いに接続された２つのＮＭＯＳＦＥＴ１１ａ，１２ａと、ＮＭＯＳＦＥＴ１１ａ，１２ａのソ−ス端子及びゲ−ト端子にそれぞれアノ−ド及びカソ−ドが接続された太陽電池１３ａと、太陽電池１３ａに光学的に結合された発光ダイオ−ド１４ａとで構成され、発光ダイオ−ド１４ａのアノ−ド端子及びカソ−ド端子はそれぞれ１次側入力端子１５ａ，１６ａに接続されている。このとき、ＮＭＯＳＦＥＴ１１ａ，１２ａのドレイン端子は２次側端子となる。
【０００５】
そして、３つの半導体システムＡ〜Ｃの一方の２次側端子を接続し、他方の２次側端子をそれぞれ２次側入力端子Ｉ２，２次側出力端子Ｏ２及び２次側入出力端子ＩＯとする。
【０００６】
このような半導体回路で半導体システムＡ，Ｂを同時にオン・オフさせ、半導体システムＣを半導体システムＡ，Ｂと相補的にオフ・オンさせることによって効果的に高周波信号の遮断ゲインを高めている。
【０００７】
以下、従来例に係る半導体回路の動作について図面に基づき説明する。図１４は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。信号伝達時には、半導体システムＡ，Ｂをオンさせるために１次側入力端子１５ａ，１６ａ間及び１５ｂ，１６ｂ間に電流を流し、半導体システムＣをオフさせるために１次側入力端子１５ｃ，１６ｃ間には電流を流さない。この状態では、高周波入力信号Ｓ１はオン状態にある半導体システムＡ，Ｂを通過して２次側出力端子Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にある半導体システムＣの出力容量を通して２次側入出力端子ＩＯに流れる信号成分は微少である。
【０００８】
信号遮断時には、半導体システムＡ，Ｂをオフさせるために１次側入力端子１５ａ，１６ａ間及び１５ｂ，１６ｂ間には電流を流さず、半導体システムＣをオンさせるために１次側入力端子１５ｃ，１６ｃ間に電流を流す。この状態では、高周波入力信号Ｓ１（周波数をｆとする）はオフ状態にある半導体システムＡの出力容量１１ａ’，１２ａ’（各々の寄生容量をＣとする）を通過し、その多くはオン状態にある半導体システムＣ（オン抵抗をＲとする）に流れて、半導体システムＢの出力容量１１ｂ’，１２ｂ’（各々の寄生容量をＣとする）を流れて２次側出力端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【０００９】
【数１】
【００１０】
で表される。
ここで、図１３は、図１５に示す単純な半導体回路の特性を改善したものである。動作についてはここでは省略するが、図１５に示す構成の半導体回路の場合、入出力間の遮断特性は、
【００１１】
【数２】
【００１２】
となり、例えば、Ｃ＝５ｐＦ，Ｒ＝２０Ω（１つ分は１０Ω），ＲＬ＝５０Ω，ｆ＝１ＭＨｚとした場合、図１５の半導体回路の遮断特性の絶対値は、
【００１３】
【数３】
【００１４】
となり、図１３の半導体回路の遮断特性の絶対値は、
【００１５】
【数４】
【００１６】
となり、図１３の半導体回路では遮断特性が３桁改善されている。
従って、図１３の構成にすることによって遮断時に信号が出力側に伝送されるのを効率的に防ぐことができる。
【００１７】
【発明が解決しようとする課題】
ところが、図１３に示すような半導体回路では、遮断時に信号が出力側に伝送されるのを効率的に防ぐことができるが、スイッチ素子が６個、太陽電池が３個必要であることから、一つの半導体パッケ−ジに封止することが困難であった。
【００１８】
また、発光ダイオ−ドのオン・オフも逆位相で駆動する必要があり、少なくとも半導体システムＡ，Ｂと半導体システムＣの各々の太陽電池１３ａ，１３ｂと１３ｃとの間では光の干渉が発生しないように光遮断手段を備える必要があった。
【００１９】
また、半導体システムＡ〜Ｃの全てのパッケ−ジを分離しても前述と同様の動作をするが、部品点数の増加、コストアップ等の問題があった。
【００２０】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、オフ時の入出力間遮断特性を大きく劣化させることなく、部品点数を減少させることができる半導体回路を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、入力側の信号に応答して発光する発光ダイオ−ドと、該発光ダイオ−ドからの光信号を受けて光起電力を発生する光電変換素子と、該光電変換素子の光起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態にする第一及び第二のＮＭＯＳＦＥＴと、該光電変換素子の光起電力を印加されてオフ状態にするスイッチング素子とを有して成り、前記ＮＭＯＳＦＥＴのソ−ス端子同士が接続され、前記ＮＭＯＳＦＥＴのドレイン端子が２次側入力端子及び２次側出力端子にそれぞれ接続され、前記スイッチング素子の一方の端子が前記ＮＭＯＳＦＥＴのソ−ス端子に接続され、他方の端子が２次側入出力端子に接続され、前記ＮＭＯＳＦＥＴと前記スイッチング素子とは前記発光ダイオ−ドへの信号入力によって相補的にオン・オフするようにしたことを特徴とするものである。
【００２２】
請求項１記載の発明は、前記スイッチング素子として、PMOSFETを用い、該PMOSFETのソ−ス端子が前記NMOSFETのソ−ス端子に接続され、前記PMOSFETのドレイン端子が前記２次側入出力端子に接続されたことを特徴とするものである。
【００２５】
請求項１記載の発明は、前記PMOSFETのドレイン端子と前記２次側入出力端子との間に、ドレイン端子から２次側入出力端子の方向が順方向となるようにダイオードを介在させたことを特徴とするものである。
【００２８】
請求項２記載の発明は、請求項１に記載の半導体回路において、前記NMOSFETとして、ボディフロ−ティング構造のものを用いたことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づき説明する。
【００３０】
＝参考例１＝
図１は、本発明の一参考例に係る半導体回路図であり、図２は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、２つのエンハンスメント型のNMOSFET１，２のソ−ス端子同士及びゲ−ト端子同士が接続され、NMOSFET１，２のソ−ス端子にアノ−ドが接続され、ゲ−ト端子にカソ−ドが接続されるように光電変換素子としての太陽電池３が設けられ、太陽電池３に光学的に結合されるように発光ダイオ−ド４が設けられている。
【００３１】
また、ＮＭＯＳＦＥＴ１，２のソ−ス端子及びゲ−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続されるようにスイッチング素子としてのデプレッション型のＰＭＯＳＦＥＴ５が設けられている。
【００３２】
ここで、発光ダイオ−ド４のアノ−ド端子及びカソ−ド端子はそれぞれ１次側入力端子Ｉ１ａ，Ｉ１ｂに接続され、NMOSFET１のドレイン端子は２次側入力端子Ｉ２に接続され、NMOSFET２のドレイン端子は２次側出力端子Ｏ２に接続され、PMOSFET５のドレイン端子は２次側入出力端子ＩＯに接続されている。本参考例の形態では、発光ダイオ−ド４への信号入力によって、NMOSFET１，２とPMOSFET５とが相補的にオン／オフするようにしたものである。
【００３３】
以下、本参考例に係る半導体回路の動作について図２に基づき説明する。先ず、信号伝達（オン）時には、NMOSFET１，２をオンさせるために１次側入力端子Ｉ１ａ，Ｉ１ｂに電流を入力し、発光ダイオ−ド４を発光させる。この時、太陽電池３からそれぞれNMOSFET１，２とPMOSFET５のゲ−ト端子に駆動電圧が印加され、NMOSFET１，２は共にオン状態に、PMOSFET５はオフ状態になる。この状態では、高周波入力信号Ｓ１はオン状態にあるNMOSFET１，２を通過して２次側出力端子Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にあるPMOSFET５の出力容量５ａ（ここで、出力容量はドレイン・ソ−ス間の寄生容量とゲ−ト・ドレイン間の寄生容量の和である）を通して２次側入出力端子ＩＯに流れる信号成分は微少である。
【００３４】
次に、信号遮断（オフ）時には、ＮＭＯＳＦＥＴ１，２をオフさせ、ＰＭＯＳＦＥＴ５をオンさせるために１次側入力端子Ｉ１ａ，Ｉ１ｂには電流を流さず、発光ダイオ−ド４を発光させない。この時、太陽電池３の出力は０となり、ＮＭＯＳＦＥＴ１，２は共にオフ状態に、ＰＭＯＳＦＥＴ５はオン状態になる。この状態では、高周波入力信号Ｓ１（周波数をｆとする）はオフ状態にあるＮＭＯＳＦＥＴ１の出力容量１ａ（出力容量をＣとする）を通過し、その多くはオン状態にあるＰＭＯＳＦＥＴ５（オン抵抗をＲとする）に流れて、ＮＭＯＳＦＥＴ２の出力容量２ａを流れて２次側出力端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【００３５】
【数５】
【００３６】
で表される。遮断特性の絶対値は、
【００３７】
【数６】
【００３８】
となり、従来例として図１３に示す半導体回路より遮断利得が約２倍になり、遮断特性が若干劣化しているが、桁が変わる程度の変化はない。
【００３９】
従って、本参考例の形態の構成にすることによって、オフ時の入出力間遮断特性を大きく劣化させることなく、使用しているスイッチング素子が３つ（NMOSFET１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００４０】
ここで、本参考例の形態においては、NMOSFET１及びPMOSFET５の内蔵ダイオ−ド（ボディダイオ−ド）によって、信号電位が共通電位よりも低くなると（例えば２次側入力端子Ｉ２の電位が２次側入出力端子ＩＯの端子電圧よりも低くなると）、２次側入出力端子ＩＯから２次側入力端子Ｉ２側に電流が流れてしまうという問題があるので、信号電位に予めバイアス直流電圧を重畳した上で使用しなければならない。
【００４１】
なお、ＮＭＯＳＦＥＴ１，２としてボディフロ−ティング構造のものを用いれば、信号電位に予めバイアス直流電圧を重畳させる必要はない。
【００４２】
＝参考例２＝
図３は、本発明の他の参考例に係る半導体回路図であり、図４は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例１として図１に示す半導体回路図において、NMOSFET１，２の代わりにボディフロ−ティング構造を有するエンハンスメント型のNMOSFET６，７を用い、PMOSFET５の代わりにスイッチング素子としてのＰ型接合型ＦＥＴ（PJFET）８を用いた構成である。つまり、PJFET８のゲ−ト端子及びソ−ス端子がそれぞれNMOSFET６，７のゲ−ト端子及びソ−ス端子に接続され、PJFET８のドレイン端子が２次側入出力端子ＩＯに接続され、発光ダイオ−ド４への信号入力によってNMOSFET６，７とPJFET８とが相補的にオン／オフするようにしたものである。
【００４３】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００４４】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を大きく劣化させることなく、使用しているスイッチング素子が３つ（NMOSFET６，７とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００４５】
なお、本参考例においても参考例１に用いたNMOSFET１，２を用いてもよく、その場合、信号電位に予めバイアス直流電圧を重畳した上で使用しなければならない。
【００４６】
＝参考例３＝
図５は、本発明の他の参考例に係る半導体回路図であり、図６は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例１として図１に示す半導体回路図において、PMOSFET５のドレイン端子と２次側入出力端子ＩＯとの間にコンデンサ９を介在させた構成である。
【００４７】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００４８】
ここで、コンデンサ９の容量をＣ２とし、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【００４９】
【数７】
【００５０】
で表される。Ｃ＝２．５ｐＦ，Ｃ２＝１０ｐＦ，Ｒ＝４０Ω，ＲＬ＝５０Ωとした時の遮断特性の絶対値は、
【００５１】
【数８】
【００５２】
となり、従来例として図１３に示す半導体回路より遮断利得が約５２０倍になり、遮断特性がかなり劣化しているが、従来例として図１５に示す単純な半導体回路に比べて１桁以上遮断特性が向上している。
【００５３】
なお、本参考例においては、コンデンサ９の耐圧の許容範囲において、任意の電位を２次側入力端子Ｉ２と２次側入出力端子ＩＯ間に印加することができる。
【００５４】
参考例１では、NMOSFET１及びPMOSFET５の内蔵ダイオード（ボディダイオード）によって、信号電位が共通電位よりも低くなると（例えば、２次側入力端子Ｉ２の電位が２次側入出力端子ＩＯの端子電圧よりも低くなる）、２次側入出力端子ＩＯから２次側入力端子Ｉ２側に電流が流れてしまうという問題があるが、参考例２においても、NMOSFET６，７の代わりにNMOSFET１，２を用いた場合には、同様の問題が生じる。
【００５５】
従って、本参考例の構成にすることにより、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をコンデンサ９の耐圧の許容範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００５６】
なお、本参考例で用いるコンデンサ９は、半導体基板上に形成する場合、一般的に酸化膜で構成することが多く、その場合の耐圧は酸化膜の絶縁耐圧に依存することになる。
【００５７】
＝参考例４＝
図７は、本発明の他の参考例に係る半導体回路図であり、図８は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本実施の形態に係る半導体回路は、参考例３として図５に示す半導体回路図において、PMOSFET５の代わりにPJFET８を用いた構成である。つまり、PJFET８のゲート端子及びソース端子がそれぞれNMOSFET１，２のゲート端子及びソース端子に接続され、ドレイン端子がコンデンサ９の一方の端子に接続されている。
【００５８】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００５９】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をコンデンサ９の耐圧とPJFET８のゲート電圧の和の範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６０】
＝実施形態＝
図９は、本発明の実施の形態に係る半導体回路図であり、図１０は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本実施の形態に係る半導体回路は、参考例３として図５に示す半導体回路図において、コンデンサ９の代わりにダイオード１０を用い、PMOSFET５のドレイン端子から２次側入出力端子ＩＯの方向に順方向となるようにダイオード１０を接続した構成である。つまり、PMOSFET５のドレイン端子にダイオード１０のアノード端子が接続され、２次側入出力端子ＩＯにカソード端子が接続されている。
【００６１】
なお、動作については実施の形態１と略同様なので、ここでは説明を省略する。
【００６２】
本実施の形態の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をダイオード１０の耐圧の許容範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（ＮＭＯＳＦＥＴ１，２とＰＭＯＳＦＥＴ５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６３】
なお、本実施の形態に用いるダイオード１０は、半導体基板上に形成する場合、一般的に接合によって構成し、その場合の耐圧は接合耐圧に依存することになり、酸化膜により構成する場合よりも自由に耐圧設計を行うことができる。
【００６４】
＝参考例５＝
図１１は、本発明の他の参考例に係る半導体回路図であり、図１２は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例４として図７に示す半導体回路図において、コンデンサ９の代わりにダイオード１０を用い、PJFET８のドレイン端子から２次側入出力端子ＩＯの方向に順方向となるようにダイオード１０を接続した構成である。つまり、PJFET８のドレイン端子にダイオード１０のアノード端子が接続され、２次側入出力端子ＩＯにカソード端子が接続されている。
【００６５】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００６６】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をダイオード１０の耐圧とPJFET８のゲート電圧の和の範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６７】
【発明の効果】
請求項１記載の発明は、入力側の信号に応答して発光する発光ダイオ−ドと、発光ダイオ−ドからの光信号を受けて光起電力を発生する光電変換素子と、光電変換素子の光起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態にする第一及び第二のNMOSFETと、光電変換素子の光起電力を印加されてオフ状態にするPMOSFETやPJFET等のスイッチング素子とを有して成り、NMOSFETのソ−ス端子同士が接続され、NMOSFETのドレイン端子が２次側入力端子及び２次側出力端子にそれぞれ接続され、スイッチング素子の一方の端子がNMOSFETのソ−ス端子に接続され、他方の端子が２次側入出力端子に接続され、NMOSFETとスイッチング素子とは発光ダイオ−ドへの信号入力によって相補的にオン・オフするようにしたので、オフ時の入出力間遮断特性を大きく劣化させることなく、部品点数を減少させることができる半導体回路を提供することができた。
【００６９】
請求項１記載の発明は、 PMOSFET のドレイン端子と前記２次側入出力端子との間に、ドレイン端子から２次側入出力端子の方向が順方向となるようにダイオードを介在させたので、入力信号電圧をダイオードの耐圧の許容範囲内で任意の電圧を入力することができる。
【００７２】
請求項２記載の発明は、請求項１に記載の半導体回路において、NMOSFETとして、ボディフロ−ティング構造のものを用いたので、請求項１に記載の効果に加えて、信号電位に予めバイアス直流電圧を重畳させる必要がない。
【図面の簡単な説明】
【図１】本発明の一参考例に係る半導体回路図である。
【図２】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図３】本発明の他の参考例に係る半導体回路図である。
【図４】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図５】本発明の他の参考例に係る半導体回路図である。
【図６】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図７】本発明の他の参考例に係る半導体回路図である。
【図８】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図９】本発明の実施形態に係る半導体回路図である。
【図１０】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１１】本発明の他の参考例に係る半導体回路図である。
【図１２】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１３】従来例に係る半導体回路図である。
【図１４】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１５】従来例に係る半導体回路図である。
【発明の属する技術分野】
本発明は、高周波信号をオン・オフする回路に用いる半導体回路に関するものである。
【０００２】
【従来の技術】
高周波信号のオン・オフを行うためのスイッチとして、一般的には出力端子間容量の小さい金属接点リレ−が使用されるが、接点の信頼性の向上、小型化、チャタリングの防止等のために、図１３に示すような半導体回路が知られている。
【０００３】
この半導体回路は、３つの半導体システムＡ〜Ｃで構成されている。なお、半導体システムＡ〜Ｃの構成は同じであるので、サフィックスａ，ｂ，ｃを付して、半導体システムＡについてのみ説明を行う。
【０００４】
半導体システムＡは、ソ−ス端子及びゲ−ト端子が互いに接続された２つのＮＭＯＳＦＥＴ１１ａ，１２ａと、ＮＭＯＳＦＥＴ１１ａ，１２ａのソ−ス端子及びゲ−ト端子にそれぞれアノ−ド及びカソ−ドが接続された太陽電池１３ａと、太陽電池１３ａに光学的に結合された発光ダイオ−ド１４ａとで構成され、発光ダイオ−ド１４ａのアノ−ド端子及びカソ−ド端子はそれぞれ１次側入力端子１５ａ，１６ａに接続されている。このとき、ＮＭＯＳＦＥＴ１１ａ，１２ａのドレイン端子は２次側端子となる。
【０００５】
そして、３つの半導体システムＡ〜Ｃの一方の２次側端子を接続し、他方の２次側端子をそれぞれ２次側入力端子Ｉ２，２次側出力端子Ｏ２及び２次側入出力端子ＩＯとする。
【０００６】
このような半導体回路で半導体システムＡ，Ｂを同時にオン・オフさせ、半導体システムＣを半導体システムＡ，Ｂと相補的にオフ・オンさせることによって効果的に高周波信号の遮断ゲインを高めている。
【０００７】
以下、従来例に係る半導体回路の動作について図面に基づき説明する。図１４は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。信号伝達時には、半導体システムＡ，Ｂをオンさせるために１次側入力端子１５ａ，１６ａ間及び１５ｂ，１６ｂ間に電流を流し、半導体システムＣをオフさせるために１次側入力端子１５ｃ，１６ｃ間には電流を流さない。この状態では、高周波入力信号Ｓ１はオン状態にある半導体システムＡ，Ｂを通過して２次側出力端子Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にある半導体システムＣの出力容量を通して２次側入出力端子ＩＯに流れる信号成分は微少である。
【０００８】
信号遮断時には、半導体システムＡ，Ｂをオフさせるために１次側入力端子１５ａ，１６ａ間及び１５ｂ，１６ｂ間には電流を流さず、半導体システムＣをオンさせるために１次側入力端子１５ｃ，１６ｃ間に電流を流す。この状態では、高周波入力信号Ｓ１（周波数をｆとする）はオフ状態にある半導体システムＡの出力容量１１ａ’，１２ａ’（各々の寄生容量をＣとする）を通過し、その多くはオン状態にある半導体システムＣ（オン抵抗をＲとする）に流れて、半導体システムＢの出力容量１１ｂ’，１２ｂ’（各々の寄生容量をＣとする）を流れて２次側出力端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【０００９】
【数１】
で表される。
ここで、図１３は、図１５に示す単純な半導体回路の特性を改善したものである。動作についてはここでは省略するが、図１５に示す構成の半導体回路の場合、入出力間の遮断特性は、
【００１１】
【数２】
となり、例えば、Ｃ＝５ｐＦ，Ｒ＝２０Ω（１つ分は１０Ω），ＲＬ＝５０Ω，ｆ＝１ＭＨｚとした場合、図１５の半導体回路の遮断特性の絶対値は、
【００１３】
【数３】
となり、図１３の半導体回路の遮断特性の絶対値は、
【００１５】
【数４】
となり、図１３の半導体回路では遮断特性が３桁改善されている。
従って、図１３の構成にすることによって遮断時に信号が出力側に伝送されるのを効率的に防ぐことができる。
【００１７】
【発明が解決しようとする課題】
ところが、図１３に示すような半導体回路では、遮断時に信号が出力側に伝送されるのを効率的に防ぐことができるが、スイッチ素子が６個、太陽電池が３個必要であることから、一つの半導体パッケ−ジに封止することが困難であった。
【００１８】
また、発光ダイオ−ドのオン・オフも逆位相で駆動する必要があり、少なくとも半導体システムＡ，Ｂと半導体システムＣの各々の太陽電池１３ａ，１３ｂと１３ｃとの間では光の干渉が発生しないように光遮断手段を備える必要があった。
【００１９】
また、半導体システムＡ〜Ｃの全てのパッケ−ジを分離しても前述と同様の動作をするが、部品点数の増加、コストアップ等の問題があった。
【００２０】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、オフ時の入出力間遮断特性を大きく劣化させることなく、部品点数を減少させることができる半導体回路を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、入力側の信号に応答して発光する発光ダイオ−ドと、該発光ダイオ−ドからの光信号を受けて光起電力を発生する光電変換素子と、該光電変換素子の光起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態にする第一及び第二のＮＭＯＳＦＥＴと、該光電変換素子の光起電力を印加されてオフ状態にするスイッチング素子とを有して成り、前記ＮＭＯＳＦＥＴのソ−ス端子同士が接続され、前記ＮＭＯＳＦＥＴのドレイン端子が２次側入力端子及び２次側出力端子にそれぞれ接続され、前記スイッチング素子の一方の端子が前記ＮＭＯＳＦＥＴのソ−ス端子に接続され、他方の端子が２次側入出力端子に接続され、前記ＮＭＯＳＦＥＴと前記スイッチング素子とは前記発光ダイオ−ドへの信号入力によって相補的にオン・オフするようにしたことを特徴とするものである。
【００２２】
請求項１記載の発明は、前記スイッチング素子として、PMOSFETを用い、該PMOSFETのソ−ス端子が前記NMOSFETのソ−ス端子に接続され、前記PMOSFETのドレイン端子が前記２次側入出力端子に接続されたことを特徴とするものである。
【００２５】
請求項１記載の発明は、前記PMOSFETのドレイン端子と前記２次側入出力端子との間に、ドレイン端子から２次側入出力端子の方向が順方向となるようにダイオードを介在させたことを特徴とするものである。
【００２８】
請求項２記載の発明は、請求項１に記載の半導体回路において、前記NMOSFETとして、ボディフロ−ティング構造のものを用いたことを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づき説明する。
【００３０】
＝参考例１＝
図１は、本発明の一参考例に係る半導体回路図であり、図２は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、２つのエンハンスメント型のNMOSFET１，２のソ−ス端子同士及びゲ−ト端子同士が接続され、NMOSFET１，２のソ−ス端子にアノ−ドが接続され、ゲ−ト端子にカソ−ドが接続されるように光電変換素子としての太陽電池３が設けられ、太陽電池３に光学的に結合されるように発光ダイオ−ド４が設けられている。
【００３１】
また、ＮＭＯＳＦＥＴ１，２のソ−ス端子及びゲ−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続されるようにスイッチング素子としてのデプレッション型のＰＭＯＳＦＥＴ５が設けられている。
【００３２】
ここで、発光ダイオ−ド４のアノ−ド端子及びカソ−ド端子はそれぞれ１次側入力端子Ｉ１ａ，Ｉ１ｂに接続され、NMOSFET１のドレイン端子は２次側入力端子Ｉ２に接続され、NMOSFET２のドレイン端子は２次側出力端子Ｏ２に接続され、PMOSFET５のドレイン端子は２次側入出力端子ＩＯに接続されている。本参考例の形態では、発光ダイオ−ド４への信号入力によって、NMOSFET１，２とPMOSFET５とが相補的にオン／オフするようにしたものである。
【００３３】
以下、本参考例に係る半導体回路の動作について図２に基づき説明する。先ず、信号伝達（オン）時には、NMOSFET１，２をオンさせるために１次側入力端子Ｉ１ａ，Ｉ１ｂに電流を入力し、発光ダイオ−ド４を発光させる。この時、太陽電池３からそれぞれNMOSFET１，２とPMOSFET５のゲ−ト端子に駆動電圧が印加され、NMOSFET１，２は共にオン状態に、PMOSFET５はオフ状態になる。この状態では、高周波入力信号Ｓ１はオン状態にあるNMOSFET１，２を通過して２次側出力端子Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にあるPMOSFET５の出力容量５ａ（ここで、出力容量はドレイン・ソ−ス間の寄生容量とゲ−ト・ドレイン間の寄生容量の和である）を通して２次側入出力端子ＩＯに流れる信号成分は微少である。
【００３４】
次に、信号遮断（オフ）時には、ＮＭＯＳＦＥＴ１，２をオフさせ、ＰＭＯＳＦＥＴ５をオンさせるために１次側入力端子Ｉ１ａ，Ｉ１ｂには電流を流さず、発光ダイオ−ド４を発光させない。この時、太陽電池３の出力は０となり、ＮＭＯＳＦＥＴ１，２は共にオフ状態に、ＰＭＯＳＦＥＴ５はオン状態になる。この状態では、高周波入力信号Ｓ１（周波数をｆとする）はオフ状態にあるＮＭＯＳＦＥＴ１の出力容量１ａ（出力容量をＣとする）を通過し、その多くはオン状態にあるＰＭＯＳＦＥＴ５（オン抵抗をＲとする）に流れて、ＮＭＯＳＦＥＴ２の出力容量２ａを流れて２次側出力端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【００３５】
【数５】
で表される。遮断特性の絶対値は、
【００３７】
【数６】
となり、従来例として図１３に示す半導体回路より遮断利得が約２倍になり、遮断特性が若干劣化しているが、桁が変わる程度の変化はない。
【００３９】
従って、本参考例の形態の構成にすることによって、オフ時の入出力間遮断特性を大きく劣化させることなく、使用しているスイッチング素子が３つ（NMOSFET１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００４０】
ここで、本参考例の形態においては、NMOSFET１及びPMOSFET５の内蔵ダイオ−ド（ボディダイオ−ド）によって、信号電位が共通電位よりも低くなると（例えば２次側入力端子Ｉ２の電位が２次側入出力端子ＩＯの端子電圧よりも低くなると）、２次側入出力端子ＩＯから２次側入力端子Ｉ２側に電流が流れてしまうという問題があるので、信号電位に予めバイアス直流電圧を重畳した上で使用しなければならない。
【００４１】
なお、ＮＭＯＳＦＥＴ１，２としてボディフロ−ティング構造のものを用いれば、信号電位に予めバイアス直流電圧を重畳させる必要はない。
【００４２】
＝参考例２＝
図３は、本発明の他の参考例に係る半導体回路図であり、図４は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例１として図１に示す半導体回路図において、NMOSFET１，２の代わりにボディフロ−ティング構造を有するエンハンスメント型のNMOSFET６，７を用い、PMOSFET５の代わりにスイッチング素子としてのＰ型接合型ＦＥＴ（PJFET）８を用いた構成である。つまり、PJFET８のゲ−ト端子及びソ−ス端子がそれぞれNMOSFET６，７のゲ−ト端子及びソ−ス端子に接続され、PJFET８のドレイン端子が２次側入出力端子ＩＯに接続され、発光ダイオ−ド４への信号入力によってNMOSFET６，７とPJFET８とが相補的にオン／オフするようにしたものである。
【００４３】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００４４】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を大きく劣化させることなく、使用しているスイッチング素子が３つ（NMOSFET６，７とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００４５】
なお、本参考例においても参考例１に用いたNMOSFET１，２を用いてもよく、その場合、信号電位に予めバイアス直流電圧を重畳した上で使用しなければならない。
【００４６】
＝参考例３＝
図５は、本発明の他の参考例に係る半導体回路図であり、図６は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例１として図１に示す半導体回路図において、PMOSFET５のドレイン端子と２次側入出力端子ＩＯとの間にコンデンサ９を介在させた構成である。
【００４７】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００４８】
ここで、コンデンサ９の容量をＣ２とし、負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【００４９】
【数７】
で表される。Ｃ＝２．５ｐＦ，Ｃ２＝１０ｐＦ，Ｒ＝４０Ω，ＲＬ＝５０Ωとした時の遮断特性の絶対値は、
【００５１】
【数８】
となり、従来例として図１３に示す半導体回路より遮断利得が約５２０倍になり、遮断特性がかなり劣化しているが、従来例として図１５に示す単純な半導体回路に比べて１桁以上遮断特性が向上している。
【００５３】
なお、本参考例においては、コンデンサ９の耐圧の許容範囲において、任意の電位を２次側入力端子Ｉ２と２次側入出力端子ＩＯ間に印加することができる。
【００５４】
参考例１では、NMOSFET１及びPMOSFET５の内蔵ダイオード（ボディダイオード）によって、信号電位が共通電位よりも低くなると（例えば、２次側入力端子Ｉ２の電位が２次側入出力端子ＩＯの端子電圧よりも低くなる）、２次側入出力端子ＩＯから２次側入力端子Ｉ２側に電流が流れてしまうという問題があるが、参考例２においても、NMOSFET６，７の代わりにNMOSFET１，２を用いた場合には、同様の問題が生じる。
【００５５】
従って、本参考例の構成にすることにより、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をコンデンサ９の耐圧の許容範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００５６】
なお、本参考例で用いるコンデンサ９は、半導体基板上に形成する場合、一般的に酸化膜で構成することが多く、その場合の耐圧は酸化膜の絶縁耐圧に依存することになる。
【００５７】
＝参考例４＝
図７は、本発明の他の参考例に係る半導体回路図であり、図８は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本実施の形態に係る半導体回路は、参考例３として図５に示す半導体回路図において、PMOSFET５の代わりにPJFET８を用いた構成である。つまり、PJFET８のゲート端子及びソース端子がそれぞれNMOSFET１，２のゲート端子及びソース端子に接続され、ドレイン端子がコンデンサ９の一方の端子に接続されている。
【００５８】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００５９】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をコンデンサ９の耐圧とPJFET８のゲート電圧の和の範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６０】
＝実施形態＝
図９は、本発明の実施の形態に係る半導体回路図であり、図１０は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本実施の形態に係る半導体回路は、参考例３として図５に示す半導体回路図において、コンデンサ９の代わりにダイオード１０を用い、PMOSFET５のドレイン端子から２次側入出力端子ＩＯの方向に順方向となるようにダイオード１０を接続した構成である。つまり、PMOSFET５のドレイン端子にダイオード１０のアノード端子が接続され、２次側入出力端子ＩＯにカソード端子が接続されている。
【００６１】
なお、動作については実施の形態１と略同様なので、ここでは説明を省略する。
【００６２】
本実施の形態の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をダイオード１０の耐圧の許容範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（ＮＭＯＳＦＥＴ１，２とＰＭＯＳＦＥＴ５）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６３】
なお、本実施の形態に用いるダイオード１０は、半導体基板上に形成する場合、一般的に接合によって構成し、その場合の耐圧は接合耐圧に依存することになり、酸化膜により構成する場合よりも自由に耐圧設計を行うことができる。
【００６４】
＝参考例５＝
図１１は、本発明の他の参考例に係る半導体回路図であり、図１２は、上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。本参考例に係る半導体回路は、参考例４として図７に示す半導体回路図において、コンデンサ９の代わりにダイオード１０を用い、PJFET８のドレイン端子から２次側入出力端子ＩＯの方向に順方向となるようにダイオード１０を接続した構成である。つまり、PJFET８のドレイン端子にダイオード１０のアノード端子が接続され、２次側入出力端子ＩＯにカソード端子が接続されている。
【００６５】
なお、動作については参考例１と略同様なので、ここでは説明を省略する。
【００６６】
本参考例の構成にすることによって、オフ時の入出力間遮断特性を従来例として図１５に示す半導体回路よりも低減させつつ、信号電圧をダイオード１０の耐圧とPJFET８のゲート電圧の和の範囲まで任意に変動させることができ、使用しているスイッチング素子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ（太陽電池３）ですみ、発光ダイオ−ド４からの同一の信号で前記スイッチング素子が相補スイッチング動作をするので信号源も１つですみ、部品点数を減少させ、単純な構成でパッケ−ジングすることができる。
【００６７】
【発明の効果】
請求項１記載の発明は、入力側の信号に応答して発光する発光ダイオ−ドと、発光ダイオ−ドからの光信号を受けて光起電力を発生する光電変換素子と、光電変換素子の光起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態にする第一及び第二のNMOSFETと、光電変換素子の光起電力を印加されてオフ状態にするPMOSFETやPJFET等のスイッチング素子とを有して成り、NMOSFETのソ−ス端子同士が接続され、NMOSFETのドレイン端子が２次側入力端子及び２次側出力端子にそれぞれ接続され、スイッチング素子の一方の端子がNMOSFETのソ−ス端子に接続され、他方の端子が２次側入出力端子に接続され、NMOSFETとスイッチング素子とは発光ダイオ−ドへの信号入力によって相補的にオン・オフするようにしたので、オフ時の入出力間遮断特性を大きく劣化させることなく、部品点数を減少させることができる半導体回路を提供することができた。
【００６９】
請求項１記載の発明は、 PMOSFET のドレイン端子と前記２次側入出力端子との間に、ドレイン端子から２次側入出力端子の方向が順方向となるようにダイオードを介在させたので、入力信号電圧をダイオードの耐圧の許容範囲内で任意の電圧を入力することができる。
【００７２】
請求項２記載の発明は、請求項１に記載の半導体回路において、NMOSFETとして、ボディフロ−ティング構造のものを用いたので、請求項１に記載の効果に加えて、信号電位に予めバイアス直流電圧を重畳させる必要がない。
【図面の簡単な説明】
【図１】本発明の一参考例に係る半導体回路図である。
【図２】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図３】本発明の他の参考例に係る半導体回路図である。
【図４】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図５】本発明の他の参考例に係る半導体回路図である。
【図６】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図７】本発明の他の参考例に係る半導体回路図である。
【図８】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図９】本発明の実施形態に係る半導体回路図である。
【図１０】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１１】本発明の他の参考例に係る半導体回路図である。
【図１２】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１３】従来例に係る半導体回路図である。
【図１４】上図に係る半導体回路の電流経路図であり、（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号遮断時の電流経路図である。
【図１５】従来例に係る半導体回路図である。
Claims (2)
- 入力側の信号に応答して発光する発光ダイオ−ドと、該発光ダイオ−ドからの光信号を受けて光起電力を発生する光電変換素子と、該光電変換素子の光起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態にする第一及び第二のNMOSFETと、該光電変換素子の光起電力を印加されてオフ状態にするスイッチング素子とを有し、前記NMOSFETのソ−ス端子同士が接続され、前記NMOSFETのドレイン端子が２次側入力端子及び２次側出力端子にそれぞれ接続され、前記スイッチング素子の一方の端子が前記NMOSFETのソ−ス端子に接続され、他方の端子が２次側入出力端子に接続され、前記NMOSFETと前記スイッチング素子とは前記発光ダイオ−ドへの信号入力によって相補的にオン・オフするようにしたものであり、前記スイッチング素子として、 PMOSFET を用い、該 PMOSFET のソ−ス端子が前記 NMOSFET のソ−ス端子に接続され、前記 PMOSFET のドレイン端子が前記２次側入出力端子に接続されたものであり、前記 PMOSFET のドレイン端子と前記２次側入出力端子との間に、ドレイン端子から２次側入出力端子の方向が順方向となるようにダイオードを介在させたことを特徴とする請求項２記載の半導体装置。
- 前記NMOSFETとして、ボディフロ−ティング構造のものを用いたことを特徴とする請求項１に記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13975398A JP3567735B2 (ja) | 1997-06-30 | 1998-05-21 | 半導体回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430497 | 1997-06-30 | ||
| JP9-174304 | 1997-06-30 | ||
| JP13975398A JP3567735B2 (ja) | 1997-06-30 | 1998-05-21 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174773A JPH1174773A (ja) | 1999-03-16 |
| JP3567735B2 true JP3567735B2 (ja) | 2004-09-22 |
Family
ID=26472449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13975398A Expired - Fee Related JP3567735B2 (ja) | 1997-06-30 | 1998-05-21 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3567735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11206484B2 (en) | 2018-08-28 | 2021-12-21 | Sonos, Inc. | Passive speaker authentication |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5450955B2 (ja) * | 2007-12-26 | 2014-03-26 | 株式会社東芝 | 高周波スイッチ |
-
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- 1998-05-21 JP JP13975398A patent/JP3567735B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11206484B2 (en) | 2018-08-28 | 2021-12-21 | Sonos, Inc. | Passive speaker authentication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1174773A (ja) | 1999-03-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040607 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110625 Year of fee payment: 7 |
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