JP2852751B2 - データ再生方法及び装置 - Google Patents
データ再生方法及び装置Info
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- JP2852751B2 JP2852751B2 JP26193888A JP26193888A JP2852751B2 JP 2852751 B2 JP2852751 B2 JP 2852751B2 JP 26193888 A JP26193888 A JP 26193888A JP 26193888 A JP26193888 A JP 26193888A JP 2852751 B2 JP2852751 B2 JP 2852751B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は光ディスクからのデータ再生方法及びその実
施に使用する装置に関する。
施に使用する装置に関する。
〔従来の技術〕 光ディスクの一種である光磁気ディスクは光ビームの
照射により記録媒体の温度が臨界点（キュリー温度）を
越えた時、外部磁界の方向に記録媒体の磁荷が向き、信
号の“1",“0"を記録している。
照射により記録媒体の温度が臨界点（キュリー温度）を
越えた時、外部磁界の方向に記録媒体の磁荷が向き、信
号の“1",“0"を記録している。
しかしながら、ディスクの回路により、光ビームの照
射による記録媒体の熱伝導不均一性が生じ、このために
記録を済ませたピットの部分の温度がキュリー温度以下
に下がりきらずに、後続のピットに記録させるべきデー
タの磁界がかかり、当該ピットの位置に一部先行記録さ
れ、記録ピットの位置ずれ又は位相ずれ（位相は進むこ
とになる）を生じることがある（1988年発行の「SPIE」
第899号 第160〜165頁）。
射による記録媒体の熱伝導不均一性が生じ、このために
記録を済ませたピットの部分の温度がキュリー温度以下
に下がりきらずに、後続のピットに記録させるべきデー
タの磁界がかかり、当該ピットの位置に一部先行記録さ
れ、記録ピットの位置ずれ又は位相ずれ（位相は進むこ
とになる）を生じることがある（1988年発行の「SPIE」
第899号 第160〜165頁）。
而してサンプルサーボ方式光ディスク装置では記録デ
ータの再生は光磁気ディスクのプリフォーマット・ピッ
トの検出信号を基にして作成したクロックに同期して行
われる。従って記録ピットに位相ずれがある場合はこの
クロックで同期再生されると誤データが再生されること
になる。
ータの再生は光磁気ディスクのプリフォーマット・ピッ
トの検出信号を基にして作成したクロックに同期して行
われる。従って記録ピットに位相ずれがある場合はこの
クロックで同期再生されると誤データが再生されること
になる。
本発明は斯かる問題点を解決するためになされたもの
であって、記録時に記録すべきデータの外に所定のパタ
ーンを有するデータをデータエリアに記録しておき、再
生時にはこの同一内容のパターンデータの検出信号を予
め用意してある、前記クロックに同期したパターンデー
タと比較し、そのずれを補正するように記録データの検
出信号を遅延させることとして位相ずれによる誤データ
再生の防止を図ったものである。
であって、記録時に記録すべきデータの外に所定のパタ
ーンを有するデータをデータエリアに記録しておき、再
生時にはこの同一内容のパターンデータの検出信号を予
め用意してある、前記クロックに同期したパターンデー
タと比較し、そのずれを補正するように記録データの検
出信号を遅延させることとして位相ずれによる誤データ
再生の防止を図ったものである。
本発明に係るデータ再生方法は、記録時に、記録すべ
きデータの外に所定のパターンを有するデータを記録し
ておき、記録データ再生に際して前記パターンの再生デ
ータを、このパターンと同一内容を有し、光ディスクか
らの検出信号で作成したクロックに同期して作成される
参照固定パターンと比較し、両者を一致させるべく記録
データの検出信号を遅延させるものである。
きデータの外に所定のパターンを有するデータを記録し
ておき、記録データ再生に際して前記パターンの再生デ
ータを、このパターンと同一内容を有し、光ディスクか
らの検出信号で作成したクロックに同期して作成される
参照固定パターンと比較し、両者を一致させるべく記録
データの検出信号を遅延させるものである。
また本発明に係るデータ再生装置は、記録データの検
出信号を前記クロックの１周期以内の複数種類の時間遅
延させる第１遅延回路、同じく前記クロックの１又は複
数周期遅延させる第２遅延回路及び第1,第２の遅延回路
を通過した信号を前記参照固定パターンと比較し、両者
を一致させるべき第１遅延回路の遅延時間、第２遅延回
路の遅延周期を決定する遅延判定回路を備え、記録デー
タの再生はこの決定に基づく時間、周期だけ遅延させて
行うものである。
出信号を前記クロックの１周期以内の複数種類の時間遅
延させる第１遅延回路、同じく前記クロックの１又は複
数周期遅延させる第２遅延回路及び第1,第２の遅延回路
を通過した信号を前記参照固定パターンと比較し、両者
を一致させるべき第１遅延回路の遅延時間、第２遅延回
路の遅延周期を決定する遅延判定回路を備え、記録デー
タの再生はこの決定に基づく時間、周期だけ遅延させて
行うものである。
記録データの管理単位内では記録されたパターンは本
来記録すべきデータと同様の熱影響を受けて位相ずれを
起こす。従って前記管理単位内の一部に記録された参照
固定パターンの検出信号と前記クロックに同期した参照
固定パターンと比較して両者が一致するように検出信号
を遅延させるとクロックに対するずれは無くなるから実
質的に位相ずれなしの再生が行われることになる。
来記録すべきデータと同様の熱影響を受けて位相ずれを
起こす。従って前記管理単位内の一部に記録された参照
固定パターンの検出信号と前記クロックに同期した参照
固定パターンと比較して両者が一致するように検出信号
を遅延させるとクロックに対するずれは無くなるから実
質的に位相ずれなしの再生が行われることになる。
以下本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明装置の要部を示すブロック図、第２図
はその位相補正部の構成を示すブロック図、第３図は本
発明方法を説明するためのタイムチャートである。
はその位相補正部の構成を示すブロック図、第３図は本
発明方法を説明するためのタイムチャートである。
光磁気ディスク（図示せず）は径方向に複数トラック
を有し、１トラックの周方向には複数セクタが設けられ
ており、１セクタが記録データの管理単位となる。第３
図（ａ）はセクタの構成を示すフォーマット図である。
ヘッダは製作者によって予め記録されている部分であっ
て第３図（ｂ）に示すようにトラック番号、セクタ番号
等のアドレス情報を有すると共に、光ヘッド（図示せ
ず）のトラッキングのためのウォブルピット１及びクロ
ック生成のためのピット２を有している。ヘッダ以外の
部分が記録のための領域となるが、８バイトのデータに
つき、１対のウォブルピット1,クロックピット２がプリ
ピットとして記録されている。これらを１組としてセグ
メントと称する。本発明では記録領域のうちのヘッダに
続く１セグメントに所定のパターン（第３図（ｃ））を
記録する。このパターンはクロック１周期以下の位相ず
れ補償用のものと、１周期以上の位相ずれ補償用のもの
とが相前後して記録される。記録すべきデータ（以下デ
ータ本体という）及び固定パターンのデータは端子12へ
与えられ、変調器９で変調され、端子16から記録のため
のレーザダイオード（図示せず）の駆動回路へ与えられ
る。変調器９での変調は以下に記すようにして作成され
るクロックに同期して行われる。即ち図示しない光ヘッ
ドは光磁気ディスクへ光を発し、その変調光を受光す
る。この光は電気信号に変換されて端子11から再生検出
器３へ入力されここで矩形波に整形され、本発明装置の
要部である位相補正部７へ取り込まれる。一方、再生検
出器３出力はゲート回路４によりプリピットの内のクロ
ックピット２からの信号だけが抽出されてPLL（Phase
Locked Loop）回路５へ入力され第３図（ｄ）に示すよ
うに記録データの１ビットに同期するクロックが作成さ
れ、該クロックは前述のように記録のために変調器９へ
与えられると共に復号器８、位相補正部７及び固定パタ
ーン発生部６へ与えられ、更に端子13を介して他の所要
回路へ与えられる。復号器８は後述するように遅延せし
められた検出信号をクロックに同期して復号し端子14へ
出力する。固定パターン発生部６はクロックを同期信号
として予め記憶させてある参照固定パターンを出力し、
位相補正部７へ入力する。この参照固定パターンは各セ
クタの記録に際してヘッダに次ぐセグメントに記録され
る固定パターンと同一のものである。
を有し、１トラックの周方向には複数セクタが設けられ
ており、１セクタが記録データの管理単位となる。第３
図（ａ）はセクタの構成を示すフォーマット図である。
ヘッダは製作者によって予め記録されている部分であっ
て第３図（ｂ）に示すようにトラック番号、セクタ番号
等のアドレス情報を有すると共に、光ヘッド（図示せ
ず）のトラッキングのためのウォブルピット１及びクロ
ック生成のためのピット２を有している。ヘッダ以外の
部分が記録のための領域となるが、８バイトのデータに
つき、１対のウォブルピット1,クロックピット２がプリ
ピットとして記録されている。これらを１組としてセグ
メントと称する。本発明では記録領域のうちのヘッダに
続く１セグメントに所定のパターン（第３図（ｃ））を
記録する。このパターンはクロック１周期以下の位相ず
れ補償用のものと、１周期以上の位相ずれ補償用のもの
とが相前後して記録される。記録すべきデータ（以下デ
ータ本体という）及び固定パターンのデータは端子12へ
与えられ、変調器９で変調され、端子16から記録のため
のレーザダイオード（図示せず）の駆動回路へ与えられ
る。変調器９での変調は以下に記すようにして作成され
るクロックに同期して行われる。即ち図示しない光ヘッ
ドは光磁気ディスクへ光を発し、その変調光を受光す
る。この光は電気信号に変換されて端子11から再生検出
器３へ入力されここで矩形波に整形され、本発明装置の
要部である位相補正部７へ取り込まれる。一方、再生検
出器３出力はゲート回路４によりプリピットの内のクロ
ックピット２からの信号だけが抽出されてPLL（Phase
Locked Loop）回路５へ入力され第３図（ｄ）に示すよ
うに記録データの１ビットに同期するクロックが作成さ
れ、該クロックは前述のように記録のために変調器９へ
与えられると共に復号器８、位相補正部７及び固定パタ
ーン発生部６へ与えられ、更に端子13を介して他の所要
回路へ与えられる。復号器８は後述するように遅延せし
められた検出信号をクロックに同期して復号し端子14へ
出力する。固定パターン発生部６はクロックを同期信号
として予め記憶させてある参照固定パターンを出力し、
位相補正部７へ入力する。この参照固定パターンは各セ
クタの記録に際してヘッダに次ぐセグメントに記録され
る固定パターンと同一のものである。
次に位相補正部７の構成を第２図に基づいて説明す
る。
る。
再生検出器３出力はパルス作成器70へ入力され、検出
信号の波形を整形してセレクタ73,75及び遅延回路71へ
入力させる。遅延回路（前記第１遅延回路に相当）71は
例えば遅延線等を用いてなり、この実施例ではクロック
の１周期Ｔを８等分する時間T/8ずつ遅らせ、T/8,2T/8
…7T/8ずつ遅らせた信号をセレクタ73,76へ入力させ
る。セレクタ73出力はセレクタ74,76へ入力されると共
に前記第２遅延回路たるシフトレジスタ72へ入力され
る。シフトレジスタ72はクロックをシフトクロックと
し、１〜７ビットシフトした信号を出力として取り出さ
せるようにしており、各出力をセレクタ74,76へ入力し
ている。セレクタ74出力はセレクタ75へ入力される。セ
レクタ76出力は判定回路77へ入力され、ここで固定パタ
ーン発生部６の出力と比較され、比較結果を表す３ビッ
トの信号をラッチ回路78,79に入力させる。端子83はこ
れに入力された制御信号をセレクタ76、ANDゲート81の
一端子及びラッチ回路78へ与える。端子84はこれに入力
された制御信号をインバータ80を介してシフトレジスタ
72のイネーブル端子へ与えると共に、ANDゲート81の他
端子に与え、またラッチ回路79に与える。端子83には参
照固定パターンの１クロック以内の遅延を検出する部分
のゲート信号が入力され、端子84には前記参照固定パタ
ーンの１クロック又は複数周期の遅延を検出する部分の
ゲート信号が入力される。ANDゲート81出力はインバー
タ82を介して判定回路77へそのリセット信号として与え
られる。端子85はプリピットと記録データとをセレクタ
75から選択出力する信号を入力する端子である。
信号の波形を整形してセレクタ73,75及び遅延回路71へ
入力させる。遅延回路（前記第１遅延回路に相当）71は
例えば遅延線等を用いてなり、この実施例ではクロック
の１周期Ｔを８等分する時間T/8ずつ遅らせ、T/8,2T/8
…7T/8ずつ遅らせた信号をセレクタ73,76へ入力させ
る。セレクタ73出力はセレクタ74,76へ入力されると共
に前記第２遅延回路たるシフトレジスタ72へ入力され
る。シフトレジスタ72はクロックをシフトクロックと
し、１〜７ビットシフトした信号を出力として取り出さ
せるようにしており、各出力をセレクタ74,76へ入力し
ている。セレクタ74出力はセレクタ75へ入力される。セ
レクタ76出力は判定回路77へ入力され、ここで固定パタ
ーン発生部６の出力と比較され、比較結果を表す３ビッ
トの信号をラッチ回路78,79に入力させる。端子83はこ
れに入力された制御信号をセレクタ76、ANDゲート81の
一端子及びラッチ回路78へ与える。端子84はこれに入力
された制御信号をインバータ80を介してシフトレジスタ
72のイネーブル端子へ与えると共に、ANDゲート81の他
端子に与え、またラッチ回路79に与える。端子83には参
照固定パターンの１クロック以内の遅延を検出する部分
のゲート信号が入力され、端子84には前記参照固定パタ
ーンの１クロック又は複数周期の遅延を検出する部分の
ゲート信号が入力される。ANDゲート81出力はインバー
タ82を介して判定回路77へそのリセット信号として与え
られる。端子85はプリピットと記録データとをセレクタ
75から選択出力する信号を入力する端子である。
本発明方法は以下の回路によって実施される。即ちセ
レクタ75の端子85にはパルス作成器70側出力が選択出力
されるように“L"レベルを与えておいた状態とし、また
端子84には“L"レベルを与えて、シフトレジスタ72をデ
ィセーブル状態とし、更に端子83には“L"レベルを与え
てセレクタ76には遅延回路71側の信号を選択して判定回
路77へ与えるようにする。而して再生検出器３出力がパ
ルス作成器70へ入力され、この信号は直接、また遅延回
路71を経由してセレクタ76へ入力される。遅延回路71を
経由した信号はT/8,2T/8…7T/8遅れている。これら８種
類の信号はセレクタ76から判定回路77へ入力されここで
PLL回路で生成されたクロックと位相比較を行う。
レクタ75の端子85にはパルス作成器70側出力が選択出力
されるように“L"レベルを与えておいた状態とし、また
端子84には“L"レベルを与えて、シフトレジスタ72をデ
ィセーブル状態とし、更に端子83には“L"レベルを与え
てセレクタ76には遅延回路71側の信号を選択して判定回
路77へ与えるようにする。而して再生検出器３出力がパ
ルス作成器70へ入力され、この信号は直接、また遅延回
路71を経由してセレクタ76へ入力される。遅延回路71を
経由した信号はT/8,2T/8…7T/8遅れている。これら８種
類の信号はセレクタ76から判定回路77へ入力されここで
PLL回路で生成されたクロックと位相比較を行う。
この判定回路77の動作原理を説明する。第３図（ｃ）
は固定パターン発生部６が発生した参照固定パターンで
あり、固定パターンの記録領域に記録の際の位相ずれが
ない場合はパルス作成器70出力は第３図（ｅ）に示すよ
うに「１」に“H"レベルのパルス（時間幅Ｔ）が対応す
る。参照固定パターンは例えば２−７変調コードを使用
している。第３図（ｄ）はPLL回路が出力するクロック
を示している。また第３図（ｆ）はディスクに記録され
た固定パターンを再生して得た信号を示し、同（ｇ），
（ｈ），（ｉ），（ｊ）はこれを遅延回路71によって夫
々T/8,2T/8,4T/8,7T/8遅延された信号を示す。
は固定パターン発生部６が発生した参照固定パターンで
あり、固定パターンの記録領域に記録の際の位相ずれが
ない場合はパルス作成器70出力は第３図（ｅ）に示すよ
うに「１」に“H"レベルのパルス（時間幅Ｔ）が対応す
る。参照固定パターンは例えば２−７変調コードを使用
している。第３図（ｄ）はPLL回路が出力するクロック
を示している。また第３図（ｆ）はディスクに記録され
た固定パターンを再生して得た信号を示し、同（ｇ），
（ｈ），（ｉ），（ｊ）はこれを遅延回路71によって夫
々T/8,2T/8,4T/8,7T/8遅延された信号を示す。
判定回路77は第４図に示すように参照固定パターンを
PLL回路５が出力するクロックでラッチするラッチ回路7
70、ラッチ回路770出力又は前記クロックを選択的に出
力するセレクタ771を備えている。セレクタ771は端子83
の信号“L"“H"によっていずれか一方を選択してカウン
タ780,781…787へクロックとして与える。セレクタ76か
らの８種類の出力は計数対象としてカウンタ780,781…7
87へ与えられる。インバータ82出力はこれらのカウンタ
のリセット端子に与えられている。カウンタ780,781…7
87はインバータ82出力が“H"レベルとなってリセット状
態にない間、セレクタ76出力をクロックの立ち上がりで
計数するが、計数対象パルスが“H"レベルとなって安定
している状態でクロックが立ち上がると計数を行うもの
である。
PLL回路５が出力するクロックでラッチするラッチ回路7
70、ラッチ回路770出力又は前記クロックを選択的に出
力するセレクタ771を備えている。セレクタ771は端子83
の信号“L"“H"によっていずれか一方を選択してカウン
タ780,781…787へクロックとして与える。セレクタ76か
らの８種類の出力は計数対象としてカウンタ780,781…7
87へ与えられる。インバータ82出力はこれらのカウンタ
のリセット端子に与えられている。カウンタ780,781…7
87はインバータ82出力が“H"レベルとなってリセット状
態にない間、セレクタ76出力をクロックの立ち上がりで
計数するが、計数対象パルスが“H"レベルとなって安定
している状態でクロックが立ち上がると計数を行うもの
である。
まず端子83を“L",端子84を“H"とする。これによっ
てセレクタ76は遅延回路71側の信号を選択し、またカウ
ンタ780,781…787はリセットを解かれる。そうするとカ
ウンタはインバータ82出力が“H"レベルである間、上述
の如く計数を行うが、第３図の例ではPLL回路５の出力
のクロックの立ち上がりタイミングがパルス幅の中央に
位置する第３図（ｉ）のものが毎パルス確実に計数され
ることになるのに対し、他のセレクタ76出力は計数され
ないか又は計数が不確実となる。つまりクロックと最も
位相が合うカウンタの計数値が最大となる。最大値判定
器790はこのカウンタを判別し、遅延時間０（パルス作
成器70出力を直接与えられたもの）の信号に連なるカウ
ンタ780が最大値である場合に「０」，遅延時間がT/8で
ある信号に連なるカウンタ781が最大値である場合は
「１」、…遅延時間が7T/8である信号に連なるカウンタ
787が最大値である場合は「７」を各出力する。ラッチ
回路78はこの０〜７の３ビットのデータをラッチし、セ
レクタ73へ与える。
てセレクタ76は遅延回路71側の信号を選択し、またカウ
ンタ780,781…787はリセットを解かれる。そうするとカ
ウンタはインバータ82出力が“H"レベルである間、上述
の如く計数を行うが、第３図の例ではPLL回路５の出力
のクロックの立ち上がりタイミングがパルス幅の中央に
位置する第３図（ｉ）のものが毎パルス確実に計数され
ることになるのに対し、他のセレクタ76出力は計数され
ないか又は計数が不確実となる。つまりクロックと最も
位相が合うカウンタの計数値が最大となる。最大値判定
器790はこのカウンタを判別し、遅延時間０（パルス作
成器70出力を直接与えられたもの）の信号に連なるカウ
ンタ780が最大値である場合に「０」，遅延時間がT/8で
ある信号に連なるカウンタ781が最大値である場合は
「１」、…遅延時間が7T/8である信号に連なるカウンタ
787が最大値である場合は「７」を各出力する。ラッチ
回路78はこの０〜７の３ビットのデータをラッチし、セ
レクタ73へ与える。
セレクタ73は0,1,…７の夫々に応じ、遅延時間0,T/8
…7T/8の信号を選択して出力する。
…7T/8の信号を選択して出力する。
最大値判定器790は２つのカウンタにつき１つのコン
パレータ790aとセレクタ790bとを設け、コンパレータ79
0aは計数値が小さくない方のカウンタを出力すべき信号
をセレクタ790bに与え、該カウンタの値を更に２つ組に
してコンパレータ790c,セレクタ790dに与える。ここで
同様に計数値が小さくない方のカウンタを選択し該カウ
ンタの値を更に２つ組にしてコンパレータ790e及びセレ
クタ790fに与える。コンパレータ790eは小さくない方の
カウンタを選択し、そのカウンタを表す３ビットの信号
をコンパレータ790e及びセレクタ790fから出力する。つ
まりトーナメント式に大きな計数値のカウンタを選択し
ていく。
パレータ790aとセレクタ790bとを設け、コンパレータ79
0aは計数値が小さくない方のカウンタを出力すべき信号
をセレクタ790bに与え、該カウンタの値を更に２つ組に
してコンパレータ790c,セレクタ790dに与える。ここで
同様に計数値が小さくない方のカウンタを選択し該カウ
ンタの値を更に２つ組にしてコンパレータ790e及びセレ
クタ790fに与える。コンパレータ790eは小さくない方の
カウンタを選択し、そのカウンタを表す３ビットの信号
をコンパレータ790e及びセレクタ790fから出力する。つ
まりトーナメント式に大きな計数値のカウンタを選択し
ていく。
第３図の例では4T/8遅れた信号が参照固定パターンと
最も近く、これが選択される。換言すれば4T/8遅延させ
ることによりPLL回路５が作成すクロックにより最も安
定した検出が行える。
最も近く、これが選択される。換言すれば4T/8遅延させ
ることによりPLL回路５が作成すクロックにより最も安
定した検出が行える。
次に端子83を“H",84を“H"レベルにする。これによ
りシフトレジスタ72はイネーブル状態となり、セレクタ
76はシフトレジスタ72側からの信号を選択出力する。ま
た、判定回路77の制御端子はインバータ82の“L"出力に
よって“L"レベルとなり、この“L"レベルの入力によっ
てカウンタはリセットされ、インバータ82の“H"レベル
に伴いシフトレジスタ72側の信号について判定を行う。
端子83が“H"レベルとなったことによりセレクタ771は
参照固定パターンをPLL回路５のクロックで固定した信
号を選択出力してこれをカウンタ780,781…787にクロッ
クとして与える。第５図はこれらの関係を示し、第５図
（ａ）はこの場合の参照固定パターンを示し「１」の間
の「０」の数が2,3,4…7,2,3…と変化するようなパター
ンとなっている。第５図（ｂ）はPLL回路５出力のクロ
ックを示しており、第５図（ｃ）はこのクロックで固定
された参照固定パターンであり、第５図（ｄ）は光磁気
ディスクにおける記録に位相ずれがない場合のパルス作
成器70出力を示し、第７図（ｅ）はずれがあるものとし
て示す１例を、同（ｆ），（ｇ），（ｈ）はセレクタ73
出力をシフトレジスタ72でクロック１周期分Ｔ、２周期
分2T,7周期分7T遅れた信号を示す。この場合もカウンタ
780,781…787は同様に動作し、図示の例では第５図
（ｇ）に示す2T遅れのものを計数するカウンタが最大値
をとる。最大値判定器790は最大値をとるカウンタを示
す３ビット信号をラッチ回路79へ与える。ラッチ回路79
のラッチ内容はセレクタ74に与えられる。
りシフトレジスタ72はイネーブル状態となり、セレクタ
76はシフトレジスタ72側からの信号を選択出力する。ま
た、判定回路77の制御端子はインバータ82の“L"出力に
よって“L"レベルとなり、この“L"レベルの入力によっ
てカウンタはリセットされ、インバータ82の“H"レベル
に伴いシフトレジスタ72側の信号について判定を行う。
端子83が“H"レベルとなったことによりセレクタ771は
参照固定パターンをPLL回路５のクロックで固定した信
号を選択出力してこれをカウンタ780,781…787にクロッ
クとして与える。第５図はこれらの関係を示し、第５図
（ａ）はこの場合の参照固定パターンを示し「１」の間
の「０」の数が2,3,4…7,2,3…と変化するようなパター
ンとなっている。第５図（ｂ）はPLL回路５出力のクロ
ックを示しており、第５図（ｃ）はこのクロックで固定
された参照固定パターンであり、第５図（ｄ）は光磁気
ディスクにおける記録に位相ずれがない場合のパルス作
成器70出力を示し、第７図（ｅ）はずれがあるものとし
て示す１例を、同（ｆ），（ｇ），（ｈ）はセレクタ73
出力をシフトレジスタ72でクロック１周期分Ｔ、２周期
分2T,7周期分7T遅れた信号を示す。この場合もカウンタ
780,781…787は同様に動作し、図示の例では第５図
（ｇ）に示す2T遅れのものを計数するカウンタが最大値
をとる。最大値判定器790は最大値をとるカウンタを示
す３ビット信号をラッチ回路79へ与える。ラッチ回路79
のラッチ内容はセレクタ74に与えられる。
以上の処理により固定パターンの記録の位相ずれをク
ロック周期以下の分と以上の分（但しクロック周期単
位）に分けて遅延補償させるべき情報が得られたことに
なる。例えばクロック1.5周期分の位相ずれが存在する
場合は、0.5周期分つまり4T/8遅延する遅延回路71出力
と、１周期遅延するシフトレジスタ72出力とに関するデ
ータがセレクタ73,74夫々に与えられることになるので
ある。
ロック周期以下の分と以上の分（但しクロック周期単
位）に分けて遅延補償させるべき情報が得られたことに
なる。例えばクロック1.5周期分の位相ずれが存在する
場合は、0.5周期分つまり4T/8遅延する遅延回路71出力
と、１周期遅延するシフトレジスタ72出力とに関するデ
ータがセレクタ73,74夫々に与えられることになるので
ある。
而して以上のようにして補正な遅延を与え得るように
したセレクタ73,74を介して光磁気ディスクの検出信号
を、その制御端子を“H"レベルとしてセレクタ75経由で
出力させる。この出力信号は遅延回路71、シフトレジス
タ72によって固定パターンのデータの記録時の位相ずれ
（進み）を遅らせた信号となっているので、同様の位相
ずれを生じるであろう他の記録データ、つまりデータ本
体が正しい位相で検出再生されることになる。
したセレクタ73,74を介して光磁気ディスクの検出信号
を、その制御端子を“H"レベルとしてセレクタ75経由で
出力させる。この出力信号は遅延回路71、シフトレジス
タ72によって固定パターンのデータの記録時の位相ずれ
（進み）を遅らせた信号となっているので、同様の位相
ずれを生じるであろう他の記録データ、つまりデータ本
体が正しい位相で検出再生されることになる。
本発明は以上の如きものであるのでプリピットと記録
ピットとの位相ずれによる誤データ再生が減少し再生デ
ータの信頼性が高まる。
ピットとの位相ずれによる誤データ再生が減少し再生デ
ータの信頼性が高まる。
第１図は本発明に係る装置の要部を示すブロック図、第
２図は位相補正部のブロック図、第３図は動作説明のた
めのタイムチャート、第４図は判定回路のブロック図、
第５図は動作説明のためのタイムチャートである。 ７…位相補正部、71…遅延回路、72…シフトレジスタ、
77…判定回路、73,74,76…セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
２図は位相補正部のブロック図、第３図は動作説明のた
めのタイムチャート、第４図は判定回路のブロック図、
第５図は動作説明のためのタイムチャートである。 ７…位相補正部、71…遅延回路、72…シフトレジスタ、
77…判定回路、73,74,76…セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
フロントページの続き (56)参考文献 特開 昭61−74177（ＪＰ，Ａ) 特開 昭59−45615（ＪＰ，Ａ) 特開 昭63−244448（ＪＰ，Ａ) 特開 昭63−46663（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 20/10 - 20/14 G11B 7/00
Claims (2)
- 【請求項１】サーボエリアとデータエリアの対で構成さ
れるセグメントエリアが複数連続してデータのセクター
を構成し、該セクターの先頭のセグメントに該セクター
トラック情報を示すヘッダー信号が存在するサンプルサ
ーボ方式光ディスクに記録されているデータを再生する
方法において、 データ記録時に、記録すべきデータの外に所定のパター
ンを有するデータをデータエリアに記録しておき、デー
タ再生に際して前記パターンの検出信号を、前記パター
ンと同一の内容を有し、光ディスクに予め記録してある
プリフォーマットピットの再生信号から生成されるクロ
ックに同期して作成される参照固定パターンと比較し、
両者を一致させるべく記録データの検出信号を遅延させ
ることを特徴とする光ディスクのデータ再生方法。 - 【請求項２】請求項１記載のデータ再生方法に使用する
装置であって、データの検出信号をクロックの１周期以
内の複数種類の時間遅延させる第１遅延回路と、データ
の検出信号を前記クロックの１又は複数周期遅延させる
第２遅延回路と、これら第1,第２の遅延回路を通過した
信号を、前記参照固定パターンと比較し、両者を一致さ
せるべき第１遅延回路の遅延時間、第２遅延回路の遅延
周期を決定する遅延判定回路とを具備し、データの検出
信号を前記遅延時間、遅延周期だけを遅らせるべくなし
てあることを特徴とするデータ再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26193888A JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26193888A JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108282A JPH02108282A (ja) | 1990-04-20 |
| JP2852751B2 true JP2852751B2 (ja) | 1999-02-03 |
Family
ID=17368770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26193888A Expired - Lifetime JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852751B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377528B1 (en) | 1997-03-25 | 2002-04-23 | Sanyo Electric Co., Ltd. | Information reproducer, information recorder and reference mark detection circuit |
-
1988
- 1988-10-18 JP JP26193888A patent/JP2852751B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02108282A (ja) | 1990-04-20 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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