JPH02108282A - データ再生方法及び装置 - Google Patents
データ再生方法及び装置Info
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- JPH02108282A JPH02108282A JP26193888A JP26193888A JPH02108282A JP H02108282 A JPH02108282 A JP H02108282A JP 26193888 A JP26193888 A JP 26193888A JP 26193888 A JP26193888 A JP 26193888A JP H02108282 A JPH02108282 A JP H02108282A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光ディスクからのデータ再生方法及びその実施
に使用する装置に関する。
に使用する装置に関する。
光ディスクの一種である光磁気ディスクは光ビームの照
射により記録媒体の温度が臨界点(キュリー温度)を越
えた時、外部磁界の方向に記録媒体の磁荷が向き、信号
の“1”、“0”を記録している。
射により記録媒体の温度が臨界点(キュリー温度)を越
えた時、外部磁界の方向に記録媒体の磁荷が向き、信号
の“1”、“0”を記録している。
しかしながら、ディスクの回転により、光ビームの照射
による記録媒体の熱伝導不均一性が生じ、このために記
録を済ませたピントの部分の温度がキュリー温度以下に
下がりきらずに、後続のビットに記録させるべきデータ
の磁界がかかり、当該ピントの位置に一部先行記録され
、記録ピットの位置ずれ又は位相ずれ(位相は進むこと
になる)を生じることがある(1988年発行のrsP
IEJ第899号 第160〜165頁)。
による記録媒体の熱伝導不均一性が生じ、このために記
録を済ませたピントの部分の温度がキュリー温度以下に
下がりきらずに、後続のビットに記録させるべきデータ
の磁界がかかり、当該ピントの位置に一部先行記録され
、記録ピットの位置ずれ又は位相ずれ(位相は進むこと
になる)を生じることがある(1988年発行のrsP
IEJ第899号 第160〜165頁)。
而してサンプルサーボ方式光デイスク装置では記録デー
タの再生は光磁気ディスクのプリフォーマット・ビット
の検出信号を基にして作成したクロックに同期して行わ
れる。従って記録ピントに位相ずれがある場合はこのク
ロックで同期再生されると誤データが再生されることに
なる。
タの再生は光磁気ディスクのプリフォーマット・ビット
の検出信号を基にして作成したクロックに同期して行わ
れる。従って記録ピントに位相ずれがある場合はこのク
ロックで同期再生されると誤データが再生されることに
なる。
本発明は斯かる問題点を解決するためになされたもので
あって、記録時に記録すべきデータの外に所定のパター
ンを有するデータを記録しておき、再生時にはこの同一
内容のパターンデータの検出信号を予め用意しである、
前記クロックに同期したパターンデータと比較し、その
ずれを補正するように記録データの検出信号を遅延させ
ることとして位相ずれによる誤データ再生の防止を図っ
たものである。
あって、記録時に記録すべきデータの外に所定のパター
ンを有するデータを記録しておき、再生時にはこの同一
内容のパターンデータの検出信号を予め用意しである、
前記クロックに同期したパターンデータと比較し、その
ずれを補正するように記録データの検出信号を遅延させ
ることとして位相ずれによる誤データ再生の防止を図っ
たものである。
本発明に係るデータ再生方法は、記録時に、記録すべき
データの外に所定のパターンを有するデータを記録して
おき、記録データ再生に際して前記パターンの再生デー
タを、このパターンと同一内容を有し、光ディスクから
の検出信号で作成したクロックに同期して作成される参
照固定パターンと比較し、両者を一致させるべく記録デ
ータの検出信号を遅延させるものである。
データの外に所定のパターンを有するデータを記録して
おき、記録データ再生に際して前記パターンの再生デー
タを、このパターンと同一内容を有し、光ディスクから
の検出信号で作成したクロックに同期して作成される参
照固定パターンと比較し、両者を一致させるべく記録デ
ータの検出信号を遅延させるものである。
また本発明に係るデータ再生装置は、記録データの検出
信号を前記クロックの1周期以内の複数種類の時間遅延
させる第1遅延回路、同しく前記クロックの1又は複数
周期遅延させる第2遅延回路及び第1.第2の遅延回路
を通過した信号を前記参照固定パターンと比較し、両者
を一致させるべき第1遅延回路の遅延時間、第2遅延回
路の遅延周期を決定する遅延判定回路を備え、記録デー
タの再生はこの決定に基づく時間、周期だけ遅延させて
行うものである。
信号を前記クロックの1周期以内の複数種類の時間遅延
させる第1遅延回路、同しく前記クロックの1又は複数
周期遅延させる第2遅延回路及び第1.第2の遅延回路
を通過した信号を前記参照固定パターンと比較し、両者
を一致させるべき第1遅延回路の遅延時間、第2遅延回
路の遅延周期を決定する遅延判定回路を備え、記録デー
タの再生はこの決定に基づく時間、周期だけ遅延させて
行うものである。
記録データの管理単位内では記録されたパターンは本来
記録すべきデータと同様の熱影響を受けて位相ずれを起
こす。従って前記管理単位内の一部に記録された参照固
定パターンの検出信号と前記クロックに同期した参照固
定パターンと比較して両者が一致するように検出信号を
遅延させるとクロックに対するずれは無くなるから実質
的に位相ずれなしの再生が行われることになる。
記録すべきデータと同様の熱影響を受けて位相ずれを起
こす。従って前記管理単位内の一部に記録された参照固
定パターンの検出信号と前記クロックに同期した参照固
定パターンと比較して両者が一致するように検出信号を
遅延させるとクロックに対するずれは無くなるから実質
的に位相ずれなしの再生が行われることになる。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第1図は本発明装置の要部を示すブロック図、第2図は
その位相補正部の構成を示すブロック図、第3図は本発
明方法を説明するためのタイムチャート、である。
その位相補正部の構成を示すブロック図、第3図は本発
明方法を説明するためのタイムチャート、である。
光磁気ディスク(測水せず)は径方向に複数トラックを
有し、■トラックの周方向には複数セクタが設けられて
おり、1セクタが記録データの管理単位となる。第3図
+a)はセクタの構成を示すフォーマット図である。ヘ
ッダは製作者によって予め記録されている部分であって
第3図(b)に示すようにトラック番号、セクタ番号等
のアドレス情報を有すると共に、光ヘッド(図示せず)
のトラッキングのためのウォブルビット1及びクロック
生成のためのビット2を有している。ヘッダ以外の部分
が記録のための領域となるが、8バイトのデータにつき
、1対のウォブルピット1.クロックビット2がプリピ
ットとして記録されている。これらを1組としてセグメ
ントと称する。本発明では記録領域のうちのヘッダに続
くlセグメントに所定のパターン(第3図(C))を記
録する。このパターンはクロック1周期以下の位相ずれ
補償用のものと、1周期以上の位相ずれ補償用のものと
が相前後して記録される。記録すべきデータ(以下デー
タ本体という)及び固定パターンのデータは端子12へ
与えられ、変調器9で変調され、端子16から記録のた
めの発光ダイオード(図示せず)の駆動回路へ与えられ
る。変調器9は以下に記すようにして作成されるクロッ
クに同期して行われる。
有し、■トラックの周方向には複数セクタが設けられて
おり、1セクタが記録データの管理単位となる。第3図
+a)はセクタの構成を示すフォーマット図である。ヘ
ッダは製作者によって予め記録されている部分であって
第3図(b)に示すようにトラック番号、セクタ番号等
のアドレス情報を有すると共に、光ヘッド(図示せず)
のトラッキングのためのウォブルビット1及びクロック
生成のためのビット2を有している。ヘッダ以外の部分
が記録のための領域となるが、8バイトのデータにつき
、1対のウォブルピット1.クロックビット2がプリピ
ットとして記録されている。これらを1組としてセグメ
ントと称する。本発明では記録領域のうちのヘッダに続
くlセグメントに所定のパターン(第3図(C))を記
録する。このパターンはクロック1周期以下の位相ずれ
補償用のものと、1周期以上の位相ずれ補償用のものと
が相前後して記録される。記録すべきデータ(以下デー
タ本体という)及び固定パターンのデータは端子12へ
与えられ、変調器9で変調され、端子16から記録のた
めの発光ダイオード(図示せず)の駆動回路へ与えられ
る。変調器9は以下に記すようにして作成されるクロッ
クに同期して行われる。
即ち図示しない光ヘッドは光磁気ディスクへ光を発し、
その変調光を受光する。この光は電気信号に変換されて
端子11から再生検出器3へ入力されここで矩形波に整
形され、本発明装置の要部である位相補正部7へ取り込
まれる。一方、再生検出器3出力はゲート回路4により
プリピットの内のクロックピット2からの信号だけが抽
出されてl’LL(P hase L ocked
L oop)回路5へ入力され第3図(d)に示すよ
うに記録データの1ビツトに同期するクロックが作成さ
れ、該クロックは前述のように記録のために変調器9へ
与えられると共に復号器8、位相補正部7及び固定パタ
ーン発生部6へ与えられ、更に端子13を介して他の所
要回路へ与えられる。復号器8は後述するように遅延せ
しめられた検出信号をクロックに同期して復号し端子1
4へ出力する。固定パターン発生部6はクロックを同期
信号として予め記憶させである参照固定パターンを出力
し、位相補正部7へ入力する。この参照固定パターンは
各セクタの記録に際してヘッダに次ぐセグメントに記録
される固定パターンと同一のものである。
その変調光を受光する。この光は電気信号に変換されて
端子11から再生検出器3へ入力されここで矩形波に整
形され、本発明装置の要部である位相補正部7へ取り込
まれる。一方、再生検出器3出力はゲート回路4により
プリピットの内のクロックピット2からの信号だけが抽
出されてl’LL(P hase L ocked
L oop)回路5へ入力され第3図(d)に示すよ
うに記録データの1ビツトに同期するクロックが作成さ
れ、該クロックは前述のように記録のために変調器9へ
与えられると共に復号器8、位相補正部7及び固定パタ
ーン発生部6へ与えられ、更に端子13を介して他の所
要回路へ与えられる。復号器8は後述するように遅延せ
しめられた検出信号をクロックに同期して復号し端子1
4へ出力する。固定パターン発生部6はクロックを同期
信号として予め記憶させである参照固定パターンを出力
し、位相補正部7へ入力する。この参照固定パターンは
各セクタの記録に際してヘッダに次ぐセグメントに記録
される固定パターンと同一のものである。
次に位相補正部7の構成を第2図に基づいて説明する。
再生検出器3出力はパルス作成器70へ入力され、検出
信号の波形を整形してセレクタ73.75及び遅延回路
71へ入力させる。遅延回路(前記第1遅延回路に相当
)71は例えば遅延線等を用いてなり、この実施例では
クロックの1周期Tを8等分する時間T/8ずつ遅らせ
、T/8.2T/8・・・7T/8ずつ遅らせた信号を
セレクタ73.76へ入力させる。セレクタ73出力は
セレクタ74.76へ入力されると共に前記第2遅延回
路たるシフトレジスタ72へ入力される。
信号の波形を整形してセレクタ73.75及び遅延回路
71へ入力させる。遅延回路(前記第1遅延回路に相当
)71は例えば遅延線等を用いてなり、この実施例では
クロックの1周期Tを8等分する時間T/8ずつ遅らせ
、T/8.2T/8・・・7T/8ずつ遅らせた信号を
セレクタ73.76へ入力させる。セレクタ73出力は
セレクタ74.76へ入力されると共に前記第2遅延回
路たるシフトレジスタ72へ入力される。
シフトレジスタ72はクロックをシフトクロックとし、
1〜7ビツトシフトした信号を出力として取り出させる
ようにしており、各出力をセレクタ74゜76へ入力し
ている。セレクタ74出力はセレクタ75へ入力される
。セレクタ76出力は判定回路77へ入力され、ここで
固定パターン発生部6の出力と比較され、比較結果を表
す3ビツトの信号をラッチ回路78.79に入力させる
。端子83はこれに入力された制御信号をセレクタ76
、ANDゲート81の一端子がラッチ回路78へ与える
。端子84はこれに入力された制御信号をインバータ8
0を介してシフトレジスタ72のイネーブル端子へ与え
ると共に、へNDゲート81の他端子に与え、またラッ
チ回路79に与える。端子83には参照固定パターンの
lクロック以内の遅延を検出する部分のゲート信号が入
力され、端子84には前記参照固定パターンのlクロッ
ク又は複数周期の遅延を検出する部分のゲート信号が入
力される。ANDゲート81出力はインバータ82を介
して判定回路77へそのリセット信号として与えられる
。端子85はプリピットと記録データとをセレクタ75
かも選択出力する信号を入力する端子である。
1〜7ビツトシフトした信号を出力として取り出させる
ようにしており、各出力をセレクタ74゜76へ入力し
ている。セレクタ74出力はセレクタ75へ入力される
。セレクタ76出力は判定回路77へ入力され、ここで
固定パターン発生部6の出力と比較され、比較結果を表
す3ビツトの信号をラッチ回路78.79に入力させる
。端子83はこれに入力された制御信号をセレクタ76
、ANDゲート81の一端子がラッチ回路78へ与える
。端子84はこれに入力された制御信号をインバータ8
0を介してシフトレジスタ72のイネーブル端子へ与え
ると共に、へNDゲート81の他端子に与え、またラッ
チ回路79に与える。端子83には参照固定パターンの
lクロック以内の遅延を検出する部分のゲート信号が入
力され、端子84には前記参照固定パターンのlクロッ
ク又は複数周期の遅延を検出する部分のゲート信号が入
力される。ANDゲート81出力はインバータ82を介
して判定回路77へそのリセット信号として与えられる
。端子85はプリピットと記録データとをセレクタ75
かも選択出力する信号を入力する端子である。
本発明方法は以下の回路によって実施される。
即ちセレクタ75の端子85にはパルス作成器70側出
力が選択出力されるように“L”レベルを与えておいた
状態とし、また端子84には“L”レベルを与えて、シ
フトレジスタをディセーブル状態とし、更に端子83に
は“L”レベルを与えてセレクタ76には遅延回路71
側の信号を選択して判定回路77へ与えるようにする。
力が選択出力されるように“L”レベルを与えておいた
状態とし、また端子84には“L”レベルを与えて、シ
フトレジスタをディセーブル状態とし、更に端子83に
は“L”レベルを与えてセレクタ76には遅延回路71
側の信号を選択して判定回路77へ与えるようにする。
而して再生検出器3出力がパルス作成器70へ入力され
、この信号は直接、また遅延回路71を経由してセレク
タ76へ入力される。
、この信号は直接、また遅延回路71を経由してセレク
タ76へ入力される。
遅延回路71を経由した信号はT/8.2T/8・・・
7T/8遅れている。これら8種類の信号はセレクタ7
6から判定回路77へ入力されここでPLL回路で生成
されたクロックと位相比較を行う。
7T/8遅れている。これら8種類の信号はセレクタ7
6から判定回路77へ入力されここでPLL回路で生成
されたクロックと位相比較を行う。
この判定回路77の動作原理を説明する。第3図(C)
は固定パターン発生部6が発生した参照固定パターンで
あり、固定パターンの記録領域に記録の際の位相ずれが
ない場合はパルス作成器70出力は第3図(e)に示す
ようにrlJに“H”レベルのパルス(時間幅T)が対
応する。参照固定パターンは例えば2−7変調コードを
使用している。第3図(d)はPLL回路が出力するク
ロックを示している。
は固定パターン発生部6が発生した参照固定パターンで
あり、固定パターンの記録領域に記録の際の位相ずれが
ない場合はパルス作成器70出力は第3図(e)に示す
ようにrlJに“H”レベルのパルス(時間幅T)が対
応する。参照固定パターンは例えば2−7変調コードを
使用している。第3図(d)はPLL回路が出力するク
ロックを示している。
また第3図(f)はディスクに記録された固定パターン
を再生して得た信号を示し、同(g)、 fh)、 (
11,U)はこれを遅延回路71によって夫々T/8,
2T/8,4T/8゜7T/8遅延された信号を示す。
を再生して得た信号を示し、同(g)、 fh)、 (
11,U)はこれを遅延回路71によって夫々T/8,
2T/8,4T/8゜7T/8遅延された信号を示す。
判定回路77は第4図に示すように参照固定パターンを
PLL回路4が出力するクロックでラッチするラッチ回
路770、ランチ回路770出力又は前記クロックを選
択的に出力するセレクタ771を備えている。セレクタ
771は端子83の信号“L”H”によっていずれか一
方を選択してカウンタ780,781・・・787ヘク
ロツタとして与える。セレクタ76からの8種類の出力
は計数対象としてカウンタ780,781・・・787
へ与えられる。インバータ82出力はこれらのカウンタ
のリセット端子に与えられている。カウンタ780,7
81 ・・・787はインバータ82出力が“H”レベ
ルとなってリセット状態にない間、セレクタ76出力を
クロックの立ち上がりで計数するが、計数対象パルスが
“H”レベルとなって安定している状態でクロックが立
ち上がると計数を行うものである。
PLL回路4が出力するクロックでラッチするラッチ回
路770、ランチ回路770出力又は前記クロックを選
択的に出力するセレクタ771を備えている。セレクタ
771は端子83の信号“L”H”によっていずれか一
方を選択してカウンタ780,781・・・787ヘク
ロツタとして与える。セレクタ76からの8種類の出力
は計数対象としてカウンタ780,781・・・787
へ与えられる。インバータ82出力はこれらのカウンタ
のリセット端子に与えられている。カウンタ780,7
81 ・・・787はインバータ82出力が“H”レベ
ルとなってリセット状態にない間、セレクタ76出力を
クロックの立ち上がりで計数するが、計数対象パルスが
“H”レベルとなって安定している状態でクロックが立
ち上がると計数を行うものである。
まず端子83を“L”、端子84を“H”とする。
これによってセレクタ76は遅延回路71側の信号を選
択し、またカウンタ780,781・・・787はリセ
ットを解かれる。そうするとカウンタはインバータ82
出力が“H”レベルである間、上述の如く計数を行うが
、第3図の例ではPLL回路4の出力のクロックの立ち
上がりタイミングがパルス幅の中央に位置する第3図(
11のものが毎パルス確実に計数されることになるのに
対し、他のセレクタ76出力は計数されないか又は計数
が不確実となる。つまりクロックと最も位相が合うカウ
ンタの計数値が最大となる。最大値判定器790はこの
カウンタを判別し、遅延時間0(パルス作成器70出力
を直接与えられたもの)の信号が与えられるANDゲー
ト770に連なるカウンタ780が最大値である場合に
「0」。
択し、またカウンタ780,781・・・787はリセ
ットを解かれる。そうするとカウンタはインバータ82
出力が“H”レベルである間、上述の如く計数を行うが
、第3図の例ではPLL回路4の出力のクロックの立ち
上がりタイミングがパルス幅の中央に位置する第3図(
11のものが毎パルス確実に計数されることになるのに
対し、他のセレクタ76出力は計数されないか又は計数
が不確実となる。つまりクロックと最も位相が合うカウ
ンタの計数値が最大となる。最大値判定器790はこの
カウンタを判別し、遅延時間0(パルス作成器70出力
を直接与えられたもの)の信号が与えられるANDゲー
ト770に連なるカウンタ780が最大値である場合に
「0」。
遅延時間がT/8である信号が与えられるANDゲート
771に連なるカウンタ781が最大値である場合は「
1」、・・・遅延時間が7T78である信号が与えられ
るANDゲート777に連なるカウンタ787が最大値
である場合は「7」を各出力する。ラッチ回路78はこ
の0〜7の3ビツトのデータをラッチし、セレクタ73
へ与える。
771に連なるカウンタ781が最大値である場合は「
1」、・・・遅延時間が7T78である信号が与えられ
るANDゲート777に連なるカウンタ787が最大値
である場合は「7」を各出力する。ラッチ回路78はこ
の0〜7の3ビツトのデータをラッチし、セレクタ73
へ与える。
セレクタ73は0,1.・・・7の夫々に応じ、遅延時
間0、T/8・・・7T/8の信号を選択して出力する
。
間0、T/8・・・7T/8の信号を選択して出力する
。
最大値判定器790は2つのカウンタにつき1つのコン
パレータ790aとセレクタ790bとを設け、コンパ
レータ790aは計数値が大きい方のカウンタを出力す
べき信号をセレクタ790bに与え、該カウンタの値を
更に2つ組にしてコンパレータ790c 、セレクタ7
90dに与える。ここで同様に計数値が大きい方のカウ
ンタを選択し該カウンタの値を更に2つ組にしてコンパ
レータ790e及びセレクタ790fに与える。コンパ
レータ790eは大きい方のカウンタを選択し、そのカ
ウンタを表す3ビツトの信号をコンパレータ790e及
びセレクタ790fから出力する。
パレータ790aとセレクタ790bとを設け、コンパ
レータ790aは計数値が大きい方のカウンタを出力す
べき信号をセレクタ790bに与え、該カウンタの値を
更に2つ組にしてコンパレータ790c 、セレクタ7
90dに与える。ここで同様に計数値が大きい方のカウ
ンタを選択し該カウンタの値を更に2つ組にしてコンパ
レータ790e及びセレクタ790fに与える。コンパ
レータ790eは大きい方のカウンタを選択し、そのカ
ウンタを表す3ビツトの信号をコンパレータ790e及
びセレクタ790fから出力する。
つまりトーナメント式に大きな計数値のカウンタを選択
していく。
していく。
第3図の例では4T/8遅れた信号が参照固定パターン
と最も近く、これが選択される。換言すれば4T/8遅
延させることによりPLL回路4が作成するクロックに
より最も安定した検出が行える。
と最も近く、これが選択される。換言すれば4T/8遅
延させることによりPLL回路4が作成するクロックに
より最も安定した検出が行える。
次に端子83をH”、84を1L”レベルにし、シフト
レジスタ72をイネーブル状態とし、またセレクタ76
にシフトレジスタ72側からの信号を選択出力させ、ま
た判定回路77の制御端子はインバータ82の“L”出
力によって“L”レベルとなる。
レジスタ72をイネーブル状態とし、またセレクタ76
にシフトレジスタ72側からの信号を選択出力させ、ま
た判定回路77の制御端子はインバータ82の“L”出
力によって“L”レベルとなる。
このL”レベルの入力によってカウンタはリセットされ
、インバータ82の“H”レベルに伴いシフトレジスタ
72例の信号について判定を行う。端子83が″H″レ
ベルとなったことによりセレクタ771は参照固定パタ
ーンをPLL回路4のクロックで固定した信号を選択出
力してこれをカウンタ780゜781・・・787にク
ロックとして与える。第5図はこれらの関係を示し、第
5図(a)はこの場合の参照固定パターンを示しrlJ
の間の「0」の数が2,3゜4・・・7,2.3・・・
と変化するようなパターンとなっている。第5図(b)
はPLL回路4出力のクロックを示しており、第5図(
C)はこのクロックで固定された参照固定パターンであ
り、第5図(d)は光磁気ディスクにおける記録に位相
ずれがない場合のパルス作成器70出力を示し、第7図
(e)はずれがあるものとして示す1例を、同(f)、
(g)、 (h)はセレクタ73出力をシフトレジス
タ72でクロック1周期分子、 2周期分2T、7周
期分7T遅れた信号を示す。この場合もカウンタ780
,781・・・787は同様に動作し、図示の例では第
5図(幻に示す2T遅れのものを計数するカウンタが最
大値をとる。最大値判定器790は最大値をとるカウン
タを示す3ビット信号をラッチ回路79へ与える。ラッ
チ回路79のランチ内容はセレクタ74に与えられる。
、インバータ82の“H”レベルに伴いシフトレジスタ
72例の信号について判定を行う。端子83が″H″レ
ベルとなったことによりセレクタ771は参照固定パタ
ーンをPLL回路4のクロックで固定した信号を選択出
力してこれをカウンタ780゜781・・・787にク
ロックとして与える。第5図はこれらの関係を示し、第
5図(a)はこの場合の参照固定パターンを示しrlJ
の間の「0」の数が2,3゜4・・・7,2.3・・・
と変化するようなパターンとなっている。第5図(b)
はPLL回路4出力のクロックを示しており、第5図(
C)はこのクロックで固定された参照固定パターンであ
り、第5図(d)は光磁気ディスクにおける記録に位相
ずれがない場合のパルス作成器70出力を示し、第7図
(e)はずれがあるものとして示す1例を、同(f)、
(g)、 (h)はセレクタ73出力をシフトレジス
タ72でクロック1周期分子、 2周期分2T、7周
期分7T遅れた信号を示す。この場合もカウンタ780
,781・・・787は同様に動作し、図示の例では第
5図(幻に示す2T遅れのものを計数するカウンタが最
大値をとる。最大値判定器790は最大値をとるカウン
タを示す3ビット信号をラッチ回路79へ与える。ラッ
チ回路79のランチ内容はセレクタ74に与えられる。
以上の処理により固定パターンの記録の位相ずれをクロ
ック周期以下の分と以上の分(但しクロック周期単位)
に分けて遅延補償させるべき情報が得られたことになる
。例えばクロック1.5周期分の位相ずれが存在する場
合は、0.5周期分つまり4T/8遅延する遅延回路7
1出力と、1周期遅延するシフトレジスタ72出力とに
関するデータがセレクタ73.74夫々に与えられるこ
とになるのである。
ック周期以下の分と以上の分(但しクロック周期単位)
に分けて遅延補償させるべき情報が得られたことになる
。例えばクロック1.5周期分の位相ずれが存在する場
合は、0.5周期分つまり4T/8遅延する遅延回路7
1出力と、1周期遅延するシフトレジスタ72出力とに
関するデータがセレクタ73.74夫々に与えられるこ
とになるのである。
而して以上のようにして適正な遅延を与え得るようにし
たセレクタ73.74を介して光磁気ディスクの検出信
号を、その制御端子を“H”レベルとしてセレクタ75
経出で出力させる。この出力信号は遅延回路71、シフ
トレジスタ72によって固定パターンのデータの記録時
の位相ずれ(進み)を遅らせた信号となっているので、
同様の位相ずれを生じるであろう他の記録データ、つま
りデータ本体が正しい位相で検出再生されることになる
。
たセレクタ73.74を介して光磁気ディスクの検出信
号を、その制御端子を“H”レベルとしてセレクタ75
経出で出力させる。この出力信号は遅延回路71、シフ
トレジスタ72によって固定パターンのデータの記録時
の位相ずれ(進み)を遅らせた信号となっているので、
同様の位相ずれを生じるであろう他の記録データ、つま
りデータ本体が正しい位相で検出再生されることになる
。
本発明は以上の如きものであるのでプリピットと記録ビ
ットとの位相ずれによる誤データ再生が減少し再生デー
タの信頼性が高まる。
ットとの位相ずれによる誤データ再生が減少し再生デー
タの信頼性が高まる。
第1図は本発明に係る装置の要部を示すブロック図、第
2図は位相補正部のブロック図、第3図は動作説明のた
めのタイムチャート、第4図は判定回路のブロック図、
第5図は動作説明のためのタイムチャートである。 7・・・位相補正部 71・・・遅延回路 72・
・・シフトレジスタ 77・・・判定回路 ?3.
74.76・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
2図は位相補正部のブロック図、第3図は動作説明のた
めのタイムチャート、第4図は判定回路のブロック図、
第5図は動作説明のためのタイムチャートである。 7・・・位相補正部 71・・・遅延回路 72・
・・シフトレジスタ 77・・・判定回路 ?3.
74.76・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1、サーボエリアとデータエリアの一対で構成されるセ
グメントエリアが複数連続してデータの録再を構成し、
該セクターの先頭のセグメントに該セクタートラック情
報を示すヘッダー信号が存在するサンプルサーボ方式光
ディスクに記録されているデータを再生する方法におい
て、 データ記録時に、記録すべきデータの外に 所定のパターンを有するデータを記録しておき、データ
再生に際して前記パターンの検出信号を、前記パターン
と同一の内容を有し、光ディスクに予め記録してあるプ
リフォーマットピットの再生信号から生成されるクロッ
クに同期して作成される参照固定パターンと比較し、両
者を一致させるべく記録データの検出信号を遅延させる
ことを特徴とする光ディスクのデータ再生方法。 2、請求項1記載のデータ再生方法に使用する装置であ
って、データの検出信号をクロックの1周期以内の複数
種類の時間遅延させる第1遅延回路と、データの検出信
号を前記クロックの1又は複数周期遅延させる第2遅延
回路と、これら第1、第2の遅延回路を通過した信号を
、前記参照固定パターンと比較し、両者を一致させるべ
き第1遅延回路の遅延時間、第2遅延回路の遅延周期を
決定する遅延判定回路とを具備し、データの検出信号を
前記遅延時間、遅延周期だけを遅らせるべくなしてある
ことを特徴とするデータ再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26193888A JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26193888A JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02108282A true JPH02108282A (ja) | 1990-04-20 |
JP2852751B2 JP2852751B2 (ja) | 1999-02-03 |
Family
ID=17368770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26193888A Expired - Lifetime JP2852751B2 (ja) | 1988-10-18 | 1988-10-18 | データ再生方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2852751B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6377528B1 (en) | 1997-03-25 | 2002-04-23 | Sanyo Electric Co., Ltd. | Information reproducer, information recorder and reference mark detection circuit |
-
1988
- 1988-10-18 JP JP26193888A patent/JP2852751B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6377528B1 (en) | 1997-03-25 | 2002-04-23 | Sanyo Electric Co., Ltd. | Information reproducer, information recorder and reference mark detection circuit |
US6385150B2 (en) | 1997-03-25 | 2002-05-07 | Sanyo Electric Co., Ltd. | Information reproduction apparatus, information recording apparatus, and reference mark detection circuit |
US6438082B2 (en) | 1997-03-25 | 2002-08-20 | Sanyo Electric Co., Ltd. | Information reproduction apparatus, information recording apparatus, and reference mark detection circuit |
US6442116B2 (en) | 1997-03-25 | 2002-08-27 | Sanyo Electric Co., Ltd. | Information reproduction apparatus, information recording apparatus, and reference mark detection circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2852751B2 (ja) | 1999-02-03 |
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Legal Events
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FPAY | Renewal fee payment (event date is renewal date of database) |
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