JP2850545B2 - Ｖｔｒのキャプスタンモータ速度検出機構 - Google Patents
Ｖｔｒのキャプスタンモータ速度検出機構Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ムービーなどのＶＴ
Ｒのキャプスタンモータ速度検出機構に関するものであ
る。
Ｒのキャプスタンモータ速度検出機構に関するものであ
る。
【０００２】
【従来の技術】従来、ＶＴＲのキャプスタンモータ速度
検出装置として、キャプスタンフライホイルの外周上に
等間隔でＮ極，Ｓ極を着磁し、これに対向させて配置し
たＭＲ素子などの磁気ヘッド等によりキャプスタンモー
タの回転速度に比例した周波数信号（以下、ＦＧ信号と
称す）を検出するようになしたキャプスタンモータ速度
検出装置が知られていた。一方、キャプスタンモータ停
止検出装置あるいはキャプスタンモータ回転方向検出装
置として、上記磁気ヘッドとは別にもう一つの磁気ヘッ
ドを、フライホイルの外周の着磁部に対向しかつその出
力信号が上記磁気ヘッドの出力信号に対して９０°位相
が異なる位置に配置したものが知られていた。
検出装置として、キャプスタンフライホイルの外周上に
等間隔でＮ極，Ｓ極を着磁し、これに対向させて配置し
たＭＲ素子などの磁気ヘッド等によりキャプスタンモー
タの回転速度に比例した周波数信号（以下、ＦＧ信号と
称す）を検出するようになしたキャプスタンモータ速度
検出装置が知られていた。一方、キャプスタンモータ停
止検出装置あるいはキャプスタンモータ回転方向検出装
置として、上記磁気ヘッドとは別にもう一つの磁気ヘッ
ドを、フライホイルの外周の着磁部に対向しかつその出
力信号が上記磁気ヘッドの出力信号に対して９０°位相
が異なる位置に配置したものが知られていた。
【０００３】上記した従来のキャプスタンモータ速度検
出装置は周知の技術であるため、その動作についての説
明は省略し、上記した従来のキャプスタンモータ停止検
出装置あるいは回転方向検出装置の動作について説明す
る。キャプスタンフライホイルの外周上に等間隔でＮ
極，Ｓ極を着磁し、これに対向させて配置されたＭＲ素
子ヘッドＡおよびＭＲ素子ヘッドＢから図６に示すよう
にそれぞれ、キャプスタンＦＧＡおよびキャプスタンＦ
ＧＢの出力が得られる。これら出力は互いに９０度位相
が異なる。いま、仮りにキャプスタンモータが正転方向
に回転している時に、図６に示すように、キャプスタン
ＦＧＡの立ち上がり点１でのキャプスタンＦＧＢの出力
２がＨＩレベルであると、キャプスタンモータが逆転方
向に回転した時は図７に示すように、キャプスタンＦＧ
Ａの立ち上がり点１でのキャプスタンＦＧＢの出力２は
ＬＯレベルとなり、正転と逆転の方向判別が可能とな
る。このような検出技術は、一般に民生用ＶＴＲでの間
欠スロー再生時のキャプスタン間欠駆動における停止制
御に利用されており、このようなＶＴＲでのキャプスタ
ンモータの速度検出には、上記キャプスタンＦＧＡもし
くはキャプスタンＦＧＢのどちらか一方のみが速度検出
信号として利用されていた。
出装置は周知の技術であるため、その動作についての説
明は省略し、上記した従来のキャプスタンモータ停止検
出装置あるいは回転方向検出装置の動作について説明す
る。キャプスタンフライホイルの外周上に等間隔でＮ
極，Ｓ極を着磁し、これに対向させて配置されたＭＲ素
子ヘッドＡおよびＭＲ素子ヘッドＢから図６に示すよう
にそれぞれ、キャプスタンＦＧＡおよびキャプスタンＦ
ＧＢの出力が得られる。これら出力は互いに９０度位相
が異なる。いま、仮りにキャプスタンモータが正転方向
に回転している時に、図６に示すように、キャプスタン
ＦＧＡの立ち上がり点１でのキャプスタンＦＧＢの出力
２がＨＩレベルであると、キャプスタンモータが逆転方
向に回転した時は図７に示すように、キャプスタンＦＧ
Ａの立ち上がり点１でのキャプスタンＦＧＢの出力２は
ＬＯレベルとなり、正転と逆転の方向判別が可能とな
る。このような検出技術は、一般に民生用ＶＴＲでの間
欠スロー再生時のキャプスタン間欠駆動における停止制
御に利用されており、このようなＶＴＲでのキャプスタ
ンモータの速度検出には、上記キャプスタンＦＧＡもし
くはキャプスタンＦＧＢのどちらか一方のみが速度検出
信号として利用されていた。
【０００４】
【発明が解決しようとする課題】近年のＶＴＲ，特にム
ービーの小型化にともないキャプスタンフライホイルも
小型化されており、フライホイルの外周上へ着磁できる
磁極数は物理的に制限を受けることになる。一般に、キ
ャプスタンＦＧ波数を減少させれば、サーボ制御帯域が
減少するために、小型化されたフライホイルに精度良く
数多くの着磁をおこなうには相当に高度な技術が必要で
あった。また、民生用ＶＴＲの特殊再生や監視用長時間
ＶＴＲにおいては、キャプスタンモータを超低速回転さ
せる場合があり、このようにキャプスタンモータを超低
速回転させると、それにともない、ＦＧによるサンプリ
ング周波数が減少して、サーボ制御帯域を減少するの
で、回転速度の低下にともない、多くの磁極を着磁しな
ければならない不都合があった。
ービーの小型化にともないキャプスタンフライホイルも
小型化されており、フライホイルの外周上へ着磁できる
磁極数は物理的に制限を受けることになる。一般に、キ
ャプスタンＦＧ波数を減少させれば、サーボ制御帯域が
減少するために、小型化されたフライホイルに精度良く
数多くの着磁をおこなうには相当に高度な技術が必要で
あった。また、民生用ＶＴＲの特殊再生や監視用長時間
ＶＴＲにおいては、キャプスタンモータを超低速回転さ
せる場合があり、このようにキャプスタンモータを超低
速回転させると、それにともない、ＦＧによるサンプリ
ング周波数が減少して、サーボ制御帯域を減少するの
で、回転速度の低下にともない、多くの磁極を着磁しな
ければならない不都合があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、キャプスタンフライホイルの外
周上への磁極数を増加させることなく、磁極数を２倍に
したと同等の効果を得て、サーボ制御帯域を拡大するこ
とができるＶＴＲのキャプスタンモータ速度検出機構を
提供することを目的とする。
ためになされたもので、キャプスタンフライホイルの外
周上への磁極数を増加させることなく、磁極数を２倍に
したと同等の効果を得て、サーボ制御帯域を拡大するこ
とができるＶＴＲのキャプスタンモータ速度検出機構を
提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＶＴＲの
キャプスタンモータ速度検出機構は、互いに９０度位相
の異なる２相の速度検出信号を出力する一対の速度検出
器と、これら一対の速度検出器による２相の速度検出信
号の排他的論理和をとることにより、その速度検出信号
を２てい倍する２てい倍信号出力手段と、キャプスタン
モータの速度制御を行うサーボ機能をマイクロコンピュ
ータでデジタル信号処理するソフトウェア方式のサーボ
マイコンと、サーボマイコン内に構成され、一方の入力
側から２てい倍信号を入力し、出力側を出力端子に接続
された減算器、一方の入力側が減算器の出力側に接続さ
れた加算器、入力側が加算器の出力側に接続され、出力
側が加算器の他方の入力側に接続された遅延器、入力側
が遅延器の出力側に接続され、出力側が減算器の他方の
入力側に接続された乗算器から構成され、２てい倍信号
に含まれる２相の速度検出信号間の位相ズレによる周期
むらを除去するためのクシ形デジタルフィルタと、クシ
形デジタルフィルタの出力端子と加算器と間を開閉し、
クシ形デジタルフィルタの機能を切り換える切り換え手
段とを備え、切り換え手段を閉路させ、クシ形デジタル
フィルタにより２てい倍信号の各周波数の利得を減衰さ
せ周期むらを除去すると共に、遅延器に周期むらに相当
するデータを記憶させた後、切り換え手段を開路させ、
クシ形デジタルフィルタの遅延器に記憶されたデータを
乗算器を介して、減算器に入力することにより２てい倍
信号から周期むらを減算して周期むらを除去するもので
ある。
キャプスタンモータ速度検出機構は、互いに９０度位相
の異なる２相の速度検出信号を出力する一対の速度検出
器と、これら一対の速度検出器による２相の速度検出信
号の排他的論理和をとることにより、その速度検出信号
を２てい倍する２てい倍信号出力手段と、キャプスタン
モータの速度制御を行うサーボ機能をマイクロコンピュ
ータでデジタル信号処理するソフトウェア方式のサーボ
マイコンと、サーボマイコン内に構成され、一方の入力
側から２てい倍信号を入力し、出力側を出力端子に接続
された減算器、一方の入力側が減算器の出力側に接続さ
れた加算器、入力側が加算器の出力側に接続され、出力
側が加算器の他方の入力側に接続された遅延器、入力側
が遅延器の出力側に接続され、出力側が減算器の他方の
入力側に接続された乗算器から構成され、２てい倍信号
に含まれる２相の速度検出信号間の位相ズレによる周期
むらを除去するためのクシ形デジタルフィルタと、クシ
形デジタルフィルタの出力端子と加算器と間を開閉し、
クシ形デジタルフィルタの機能を切り換える切り換え手
段とを備え、切り換え手段を閉路させ、クシ形デジタル
フィルタにより２てい倍信号の各周波数の利得を減衰さ
せ周期むらを除去すると共に、遅延器に周期むらに相当
するデータを記憶させた後、切り換え手段を開路させ、
クシ形デジタルフィルタの遅延器に記憶されたデータを
乗算器を介して、減算器に入力することにより２てい倍
信号から周期むらを減算して周期むらを除去するもので
ある。
【０００７】
【作用】この発明におけるＶＴＲのキャプスタンモータ
速度検出機構は、互いに９０度位相の異なる２相の速度
検出信号を出力する一対の速度検出器と、これら一対の
速度検出器による２相の速度検出信号の排他的論理和を
とることにより、その速度検出信号を２てい倍する２て
い倍信号出力手段と、キャプスタンモータの速度制御を
行うサーボ機能をマイクロコンピュータでデジタル信号
処理するソフトウェア方式のサーボマイコンと、サーボ
マイコン内に構成され、一方の入力側から２てい倍信号
を入力し、出力側を出力端子に接続された減算器、一方
の入力側が減算器の出力側に接続された加算器、入力側
が加算器の出力側に接続され、出力側が加算器の他方の
入力側に接続された遅延器、入力側が遅延器の出力側に
接続され、出力側が減算器の他方の入力側に接続された
乗算器から構成され、２てい倍信号に含まれる２相の速
度検出信号間の位相ズレによる周期むらを除去するため
のクシ形デジタルフィルタと、クシ形デジタルフィルタ
の出力端子と加算器と間を開閉し、クシ形デジタルフィ
ルタの機能を切り換える切り換え手段とを備え、切り換
え手段を閉路させ、クシ形デジタルフィルタにより２て
い倍信号の各周波数の利得を減衰させ周期むらを除去す
ると共に、遅延器に周期むらに相当するデータを記憶さ
せた後、切り換え手段を開路させ、クシ形デジタルフィ
ルタの遅延器に記憶されたデータを乗算器を介して、減
算器に入力することにより２てい倍信号から周期むらを
減算して周期むらを除去するので、切り換え手段にてク
シ形デジタルフィルタの機能を切り換えることにより、
２てい倍信号の各周波数での、利得を減衰させ周期むら
の除去を行う機能と、２てい倍信号から上記検出された
周期むらを減算する機能とを有することとなる。
速度検出機構は、互いに９０度位相の異なる２相の速度
検出信号を出力する一対の速度検出器と、これら一対の
速度検出器による２相の速度検出信号の排他的論理和を
とることにより、その速度検出信号を２てい倍する２て
い倍信号出力手段と、キャプスタンモータの速度制御を
行うサーボ機能をマイクロコンピュータでデジタル信号
処理するソフトウェア方式のサーボマイコンと、サーボ
マイコン内に構成され、一方の入力側から２てい倍信号
を入力し、出力側を出力端子に接続された減算器、一方
の入力側が減算器の出力側に接続された加算器、入力側
が加算器の出力側に接続され、出力側が加算器の他方の
入力側に接続された遅延器、入力側が遅延器の出力側に
接続され、出力側が減算器の他方の入力側に接続された
乗算器から構成され、２てい倍信号に含まれる２相の速
度検出信号間の位相ズレによる周期むらを除去するため
のクシ形デジタルフィルタと、クシ形デジタルフィルタ
の出力端子と加算器と間を開閉し、クシ形デジタルフィ
ルタの機能を切り換える切り換え手段とを備え、切り換
え手段を閉路させ、クシ形デジタルフィルタにより２て
い倍信号の各周波数の利得を減衰させ周期むらを除去す
ると共に、遅延器に周期むらに相当するデータを記憶さ
せた後、切り換え手段を開路させ、クシ形デジタルフィ
ルタの遅延器に記憶されたデータを乗算器を介して、減
算器に入力することにより２てい倍信号から周期むらを
減算して周期むらを除去するので、切り換え手段にてク
シ形デジタルフィルタの機能を切り換えることにより、
２てい倍信号の各周波数での、利得を減衰させ周期むら
の除去を行う機能と、２てい倍信号から上記検出された
周期むらを減算する機能とを有することとなる。
【０００８】
【実施例】以下、この発明の一実施例を図面にもとづい
て説明する。図１はこの発明の一実施例によるＶＴＲの
キャプスタンモータ速度検出機構の概略構成を示すブロ
ック図であり、同図において、８はキャプスタンフライ
ホイルで、その外周上に等間隔でＮ極，Ｓ極が着磁され
ている。３およぞ９はそれぞれＭＲ素子ヘッドで、上記
キャプスタンフライホイル８の外周上に着磁した磁極に
対向させて配置されている。４および１０は上記ＭＲ素
子ヘッド３，９の出力を増加するＦＧアンプ、５および
１１はＦＧシュミットアンプ、６は排他的論理和回路、
７はソフトウェア方式のサーボマイコンである。
て説明する。図１はこの発明の一実施例によるＶＴＲの
キャプスタンモータ速度検出機構の概略構成を示すブロ
ック図であり、同図において、８はキャプスタンフライ
ホイルで、その外周上に等間隔でＮ極，Ｓ極が着磁され
ている。３およぞ９はそれぞれＭＲ素子ヘッドで、上記
キャプスタンフライホイル８の外周上に着磁した磁極に
対向させて配置されている。４および１０は上記ＭＲ素
子ヘッド３，９の出力を増加するＦＧアンプ、５および
１１はＦＧシュミットアンプ、６は排他的論理和回路、
７はソフトウェア方式のサーボマイコンである。
【０００９】図２はサーボマイコン内部にソフトウェア
的に構成されたクシ形デジタルフィルタの構成を示すブ
ロック図であり、同図において、１４は減算器、１５は
乗算器、１６は２段の遅延器、１７は加算器、１２は切
り換え手段としてのスイッチ回路、１３は上記スイッチ
回路１２の開閉を制御するスイッチ制御回路である。
的に構成されたクシ形デジタルフィルタの構成を示すブ
ロック図であり、同図において、１４は減算器、１５は
乗算器、１６は２段の遅延器、１７は加算器、１２は切
り換え手段としてのスイッチ回路、１３は上記スイッチ
回路１２の開閉を制御するスイッチ制御回路である。
【００１０】次に、上記構成の動作について説明する。
キャプスタンフライホイル８が回転すると、一方のＭＲ
素子ヘッド３からフライホイル回転数に比例した周波数
の出力が発生し、これがＦＧアンプ４で増幅され、かつ
シュミットアンプ５により波形成形されて図３（ａ）に
示すようなキャプスタンＦＧＡ信号となる。また、他方
のＭＲ素子ヘッド９の出力も同様にして図３（ｂ）に示
すようなキャプスタンＦＧＢ信号となる。このキャプス
タンＦＧ信号ＡとキャプスタンＦＧ信号Ｂの位相差π
は、ＭＲ素子ヘッド３とＭＲ素子ヘッド９の取付け位置
の関係からフライホイル８の回転数にかかわらず常に９
０°となるように設定されている。ついで、上記キャプ
スタンＦＧ信号ＡおよびキャプスタンＦＧ信号Ｂは排他
的論理和回路６に入力されてその両ＦＧ信号Ａ，Ｂの排
他的論理和（ＯＲ）をとり、この排他的論理和回路６か
らの出力は図３（ｃ）に示す波形となる。これは、キャ
プスタンＦＧ信号ＡもしくはキャプスタンＦＧ信号Ｂが
２てい倍された信号となっている。つづいて、上記排他
的論理和回路６からの出力は、サーボマイコン７へ入力
される。このサーボマイコン７では、上記のように２て
い倍された信号の立ち上がりと立ち下がりの両エッジで
周期を計測してキャプスタンモータの速度制御を行な
う。ここで、キャプスタンＦＧ信号が２てい倍されてい
るので、サンプリング周波数が２倍になり、サーボ制御
帯域が拡大され、フライホイル８の外周上の磁極数を２
倍にしたと同等の効果が得られる。
キャプスタンフライホイル８が回転すると、一方のＭＲ
素子ヘッド３からフライホイル回転数に比例した周波数
の出力が発生し、これがＦＧアンプ４で増幅され、かつ
シュミットアンプ５により波形成形されて図３（ａ）に
示すようなキャプスタンＦＧＡ信号となる。また、他方
のＭＲ素子ヘッド９の出力も同様にして図３（ｂ）に示
すようなキャプスタンＦＧＢ信号となる。このキャプス
タンＦＧ信号ＡとキャプスタンＦＧ信号Ｂの位相差π
は、ＭＲ素子ヘッド３とＭＲ素子ヘッド９の取付け位置
の関係からフライホイル８の回転数にかかわらず常に９
０°となるように設定されている。ついで、上記キャプ
スタンＦＧ信号ＡおよびキャプスタンＦＧ信号Ｂは排他
的論理和回路６に入力されてその両ＦＧ信号Ａ，Ｂの排
他的論理和（ＯＲ）をとり、この排他的論理和回路６か
らの出力は図３（ｃ）に示す波形となる。これは、キャ
プスタンＦＧ信号ＡもしくはキャプスタンＦＧ信号Ｂが
２てい倍された信号となっている。つづいて、上記排他
的論理和回路６からの出力は、サーボマイコン７へ入力
される。このサーボマイコン７では、上記のように２て
い倍された信号の立ち上がりと立ち下がりの両エッジで
周期を計測してキャプスタンモータの速度制御を行な
う。ここで、キャプスタンＦＧ信号が２てい倍されてい
るので、サンプリング周波数が２倍になり、サーボ制御
帯域が拡大され、フライホイル８の外周上の磁極数を２
倍にしたと同等の効果が得られる。
【００１１】ところで、上記ＭＲ素子ヘッド３とＭＲ素
子ヘッド９の取付け位置精度のばらつき等の理由から、
図４（ｄ），（ｅ）に示すように、キャプスタンＦＧＡ
とキャプスタンＦＧＢの位相差πが正確に９０°となら
ない場合がある。この時の排他的論理和回路６の出力は
図４（ｆ）に示すように、Ｔ1 とＴ2 の周期の異なる信
号となる。すなわち、むらを持ったキャプスタンモータ
速度検出信号がサーボマイコン７に入力されるために、
不都合を生じる。ところが、本実施例においてはサーボ
マイコン７内部にソフトウェア的に図２に示すようなク
シ形デジタルフィルタが構成されているので、上記の周
期むらが除去される。図２において、スイッチ１２を閉
じた時のクシ形デジタルフィルタ伝達関数は次式（１）
のように表すことができる。
子ヘッド９の取付け位置精度のばらつき等の理由から、
図４（ｄ），（ｅ）に示すように、キャプスタンＦＧＡ
とキャプスタンＦＧＢの位相差πが正確に９０°となら
ない場合がある。この時の排他的論理和回路６の出力は
図４（ｆ）に示すように、Ｔ1 とＴ2 の周期の異なる信
号となる。すなわち、むらを持ったキャプスタンモータ
速度検出信号がサーボマイコン７に入力されるために、
不都合を生じる。ところが、本実施例においてはサーボ
マイコン７内部にソフトウェア的に図２に示すようなク
シ形デジタルフィルタが構成されているので、上記の周
期むらが除去される。図２において、スイッチ１２を閉
じた時のクシ形デジタルフィルタ伝達関数は次式（１）
のように表すことができる。
【００１２】
【数１】
【００１３】（１）式において、Ｘ（ｚ）は入力信号、
Ｙ（ｚ）は出力信号、Ｋは乗算器１５の係数値を示す。
このクシ形デジタルフィルタのサンプリングは上記排他
的論理和回路６の出力の立ち上がりと立ち下がりの両エ
ッジでサンプリングされ、上記キャプスタンＦＧＡとキ
ャプスタンＦＧＢの位相差に起因するキャプスタンモー
タ速度検出信号のむらを除去することができる。例え
ば、フライホイル８の外周上に３６０個のＳＮ極が着磁
されており、これを１Ｈｚの回転数で回転させるときの
排他的論理和回路６の出力は３６０Ｈｚとなる。サーボ
マイコン７ではこの両エッジの周期計測を行なうのでサ
ンプル周波数は７２０Ｈｚ、また、上記周期むらの影響
は３６０Ｈｚ成分として現れる。
Ｙ（ｚ）は出力信号、Ｋは乗算器１５の係数値を示す。
このクシ形デジタルフィルタのサンプリングは上記排他
的論理和回路６の出力の立ち上がりと立ち下がりの両エ
ッジでサンプリングされ、上記キャプスタンＦＧＡとキ
ャプスタンＦＧＢの位相差に起因するキャプスタンモー
タ速度検出信号のむらを除去することができる。例え
ば、フライホイル８の外周上に３６０個のＳＮ極が着磁
されており、これを１Ｈｚの回転数で回転させるときの
排他的論理和回路６の出力は３６０Ｈｚとなる。サーボ
マイコン７ではこの両エッジの周期計測を行なうのでサ
ンプル周波数は７２０Ｈｚ、また、上記周期むらの影響
は３６０Ｈｚ成分として現れる。
【００１４】上記クシ形デジタルフィルタの特性は図５
に示すように、ＯＨｚと３６０Ｈｚおよびその高調波の
周波数で利得が減衰するため、上記周期むらの影響は除
去される。一方、３６０Ｈｚとその高調波成分の外乱に
対しても応答しなくなるため、図２におけるスイッチ１
２を、例えばフライホイル８の１回転毎に連続２サンプ
ル期間のみＯＮするといった開閉制御を行なう。スイッ
チ１２を開くと、クシ形フィルタとしては動作せず、遅
延器１６に記憶されている周期むらを原信号から減算す
るむらキャンセラーとして動作し、外乱の抑制に影響を
与えない。
に示すように、ＯＨｚと３６０Ｈｚおよびその高調波の
周波数で利得が減衰するため、上記周期むらの影響は除
去される。一方、３６０Ｈｚとその高調波成分の外乱に
対しても応答しなくなるため、図２におけるスイッチ１
２を、例えばフライホイル８の１回転毎に連続２サンプ
ル期間のみＯＮするといった開閉制御を行なう。スイッ
チ１２を開くと、クシ形フィルタとしては動作せず、遅
延器１６に記憶されている周期むらを原信号から減算す
るむらキャンセラーとして動作し、外乱の抑制に影響を
与えない。
【００１５】
【発明の効果】以上のように、この発明によれば、互い
に９０度位相の異なる２相の速度検出信号を出力する一
対の速度検出器と、これら一対の速度検出器による２相
の速度検出信号の排他的論理和をとることにより、その
速度検出信号を２てい倍する２てい倍信号出力手段と、
キャプスタンモータの速度制御を行うサーボ機能をマイ
クロコンピュータでデジタル信号処理するソフトウェア
方式のサーボマイコンと、サーボマイコン内に構成さ
れ、一方の入力側から２てい倍信号を入力し、出力側を
出力端子に接続された減算器、一方の入力側が減算器の
出力側に接続された加算器、入力側が加算器の出力側に
接続され、出力側が加算器の他方の入力側に接続された
遅延器、入力側が遅延器の出力側に接続され、出力側が
減算器の他方の入力側に接続された乗算器から構成さ
れ、２てい倍信号に含まれる２相の速度検出信号間の位
相ズレによる周期むらを除去するためのクシ形デジタル
フィルタと、クシ形デジタルフィルタの出力端子と加算
器と間を開閉し、クシ形デジタルフィルタの機能を切り
換える切り換え手段とを備え、切り換え手段を閉路さ
せ、クシ形デジタルフィルタにより２てい倍信号の各周
波数の利得を減衰させ周期むらを除去すると共に、遅延
器に周期むらに相当するデータを記憶させた後、切り換
え手段を開路させ、クシ形デジタルフィルタの遅延器に
記憶されたデータを乗算器を介して、減算器に入力する
ことにより２てい倍信号から周期むらを減算して周期む
らを除去するので、２てい倍信号から周期むらの除去
し、精度の高い周期むらの検出ができ、又、２てい倍信
号から周期むらを減算し、２てい倍信号の高周波成分の
外乱の抑制を行うことができるため、速度検出器の取付
が高精度に行われなくとも、正確な速度検出信号を出力
することができるというＶＴＲのキャプスタンモータ速
度検出機構を提供することが可能という効果がある。
に９０度位相の異なる２相の速度検出信号を出力する一
対の速度検出器と、これら一対の速度検出器による２相
の速度検出信号の排他的論理和をとることにより、その
速度検出信号を２てい倍する２てい倍信号出力手段と、
キャプスタンモータの速度制御を行うサーボ機能をマイ
クロコンピュータでデジタル信号処理するソフトウェア
方式のサーボマイコンと、サーボマイコン内に構成さ
れ、一方の入力側から２てい倍信号を入力し、出力側を
出力端子に接続された減算器、一方の入力側が減算器の
出力側に接続された加算器、入力側が加算器の出力側に
接続され、出力側が加算器の他方の入力側に接続された
遅延器、入力側が遅延器の出力側に接続され、出力側が
減算器の他方の入力側に接続された乗算器から構成さ
れ、２てい倍信号に含まれる２相の速度検出信号間の位
相ズレによる周期むらを除去するためのクシ形デジタル
フィルタと、クシ形デジタルフィルタの出力端子と加算
器と間を開閉し、クシ形デジタルフィルタの機能を切り
換える切り換え手段とを備え、切り換え手段を閉路さ
せ、クシ形デジタルフィルタにより２てい倍信号の各周
波数の利得を減衰させ周期むらを除去すると共に、遅延
器に周期むらに相当するデータを記憶させた後、切り換
え手段を開路させ、クシ形デジタルフィルタの遅延器に
記憶されたデータを乗算器を介して、減算器に入力する
ことにより２てい倍信号から周期むらを減算して周期む
らを除去するので、２てい倍信号から周期むらの除去
し、精度の高い周期むらの検出ができ、又、２てい倍信
号から周期むらを減算し、２てい倍信号の高周波成分の
外乱の抑制を行うことができるため、速度検出器の取付
が高精度に行われなくとも、正確な速度検出信号を出力
することができるというＶＴＲのキャプスタンモータ速
度検出機構を提供することが可能という効果がある。
【図１】この発明の一実施例によるキャプスタンモータ
速度検出機構の構成を示すブロック図である。
速度検出機構の構成を示すブロック図である。
【図２】この発明の一実施例によるクシ形フィルタのブ
ロック図である。
ロック図である。
【図３】この発明の一実施例による動作を示すタイミン
グチャートである。
グチャートである。
【図４】この発明の一実施例による動作を示すタイミン
グチャートである。
グチャートである。
【図５】この発明の一実施例によるクシ形フィルタの特
性図である。
性図である。
【図６】キャプスタン正転時の２相ＦＧのタイミングチ
ャートである。
ャートである。
【図７】キャプスタン逆転時の２相ＦＧのタイミングチ
ャートである。
ャートである。
３ ＭＲ素子ヘッド ６ 排他的論理和回路 ７ サーボマイコン ８ キャプスタンフライホイル ９ ＭＲ素子ヘッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02P 5/00
Claims (1)
- 【請求項１】 互いに９０度位相の異なる２相の速度検
出信号を出力する一対の速度検出器と、これら一対の速
度検出器による２相の速度検出信号の排他的論理和をと
ることにより、その速度検出信号を２てい倍する２てい
倍信号出力手段と、キャプスタンモータの速度制御を行
うサーボ機能をマイクロコンピュータでデジタル信号処
理するソフトウェア方式のサーボマイコンと、上記サー
ボマイコン内に構成され、一方の入力側から上記２てい
倍信号を入力し、出力側を出力端子に接続された減算
器、一方の入力側が上記減算器の出力側に接続された加
算器、入力側が上記加算器の出力側に接続され、出力側
が上記加算器の他方の入力側に接続された遅延器、入力
側が上記遅延器の出力側に接続され、出力側が上記減算
器の他方の入力側に接続された乗算器から構成され、上
記２てい倍信号に含まれる２相の速度検出信号間の位相
ズレによる周期むらを除去するためのクシ形デジタルフ
ィルタと、上記クシ形デジタルフィルタの出力端子と加
算器と間を開閉し、上記クシ形デジタルフィルタの機能
を切り換える切り換え手段とを備え、上記切り換え手段
を閉路させ、上記クシ形デジタルフィルタにより上記２
てい倍信号の各周波数の利得を減衰させ上記周期むらを
除去すると共に、上記遅延器に上記周期むらに相当する
データを記憶させた後、上記切り換え手段を開路させ、
上記クシ形デジタルフィルタの上記遅延器に記憶された
データを上記乗算器を介して、上記減算器に入力するこ
とにより上記２てい倍信号から上記周期むらを減算して
上記周期むらを除去することを特徴とするＶＴＲのキャ
プスタンモータ速度検出機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014234A JP2850545B2 (ja) | 1991-02-05 | 1991-02-05 | Ｖｔｒのキャプスタンモータ速度検出機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014234A JP2850545B2 (ja) | 1991-02-05 | 1991-02-05 | Ｖｔｒのキャプスタンモータ速度検出機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255486A JPH04255486A (ja) | 1992-09-10 |
| JP2850545B2 true JP2850545B2 (ja) | 1999-01-27 |
Family
ID=11855388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014234A Expired - Fee Related JP2850545B2 (ja) | 1991-02-05 | 1991-02-05 | Ｖｔｒのキャプスタンモータ速度検出機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850545B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245487A (ja) * | 1984-05-21 | 1985-12-05 | Sony Corp | モ−タ駆動制御回路 |
| JPH06101948B2 (ja) * | 1984-12-25 | 1994-12-12 | ソニー株式会社 | 時間情報検出装置 |
| JPS61177184A (ja) * | 1985-01-31 | 1986-08-08 | Nec Home Electronics Ltd | モ−タ駆動装置 |
| JP2536847B2 (ja) * | 1986-06-10 | 1996-09-25 | ソニー株式会社 | 回転制御装置 |
| JP2629682B2 (ja) * | 1986-11-17 | 1997-07-09 | ソニー株式会社 | 回転制御装置 |
| JPH01117676A (ja) * | 1987-10-30 | 1989-05-10 | Sony Corp | 回転制御装置 |
| JP2570323B2 (ja) * | 1987-10-30 | 1997-01-08 | ソニー株式会社 | 回転制御装置 |
-
1991
- 1991-02-05 JP JP3014234A patent/JP2850545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255486A (ja) | 1992-09-10 |
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