JPH0698578A - 速度検波器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、速度検波器とこの後段に接続され
るデジタルフィルタとから成る回路の周波数特性の変化
範囲を広げることができると共に、前記周波数特性の切
り替えを瞬時に行うことを目的としている。 【構成】 本発明において、減算器１３は現在入力して
いる速度検出信号の入力時刻から遅延器１２から供給さ
れる前記速度検出信号の１サイクル前の入力時刻を減算
して前記速度検出信号の周期Ｄ１を求める。減算器１４
は前記周期Ｄ１から目標周期Ｌ１を減算して速度エラー
データＥ１を求める。減算器１７は現在入力している速
度検出信号の入力時刻から遅延器１６から供給される前
記速度検出信号のｎ（ｎは２以上の任意の整数）サイク
ル前の入力時刻を減算して前記速度検出信号の周期Ｄ２
を求める。減算器１８は前記周期Ｄ２から目標周期Ｌ２
を減算して速度エラーデータＥ２を求める。加算器２０
は乗算器１５、１９によりそれぞれ係数が乗算された前
記Ｅ１、Ｅ２の乗算結果Ｅ３、Ｅ４を加算して、速度エ
ラー信号Ｅを合成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータの
内部等に構成され、ビデオテープレコーダのドラムモー
タのサーボ系等に用いられる速度検波器に関する。

【０００２】

【従来の技術】従来この種の速度検波器は制御対象のモ
ータの回転速度を示す速度検出信号（ＦＧ）を入力し
て、前記速度検出信号と目標値とのずれに対応する速度
エラー信号を出力する作用を有している。図８は上記し
た速度検波器５０とその後段に接続されるデジタルフィ
ルタ６０を示した従来例である。入力端子１には図９に
示されるような速度検出信号の入力時刻データ（以降こ
れを速度検出データ１００と称する）が入力され、この
速度検出データ１００は遅延器２と減算器３に入力され
る。遅延器２は内部にメモリを有しており、入力端子１
から入力される前記速度検出データ１００の１サイクル
手前の信号を記憶して減算器３に出力する。従って、入
力端子１に図９のｎで示した速度検出データが入力さ
れ、これが減算器３に入力された時、遅延器２からは一
つ手前の図９のｎ−１でを示す速度検出データが同減算
器３に入力される。

【０００３】このため、減算器３では図９に示した前記
速度検出データの周期Ｔが算出され、この周期Ｔが減算
器４に入力されが、減算器４には制御対象モータの目標
速度に対応する前記速度検出データ１００の目標周期Ｔ
0 （以降、基準周期と称する）が入力される。このた
め、この減算器４からは現在の速度検出データ１００の
周期Ｔと前記基準周期Ｔ0 との差分である速度エラーデ
ータＥが次段のサンプルホールド回路５に入力される。
このサンプルホールド回路５はソフトウエアスイッチ５
１を有しており、入力端子１に入力される速度検出デー
タ１００がハイレベルの期間のみオンとなって減算器４
から出力される前記速度エラーデータＥを０次ホールド
回路５２に入力してホールドする。このようにしてサン
プルホールド回路５でホールドされた前記速度エラーデ
ータは、これ以降に述べるデジタルフィルタ６０に入力
される。尚、上記０次ホールド回路５２内に記載されて
いる式（１−ｅ_-ST ）／Ｓは従来の速度検波器５０の周
波数特性を示しており、Ｓ＝ｊωで、ωは上記速度検出
信号の角速度を示している。

【０００４】次に、前記サンプルホールド回路５によっ
てホールドされた速度エラーデータＥは加算器６、７に
入力される。加算器６には遅延器８により遅延された１
周期前の加算器６による加算結果も入力されるため、前
記速度エラーデータＥは加算器６で１周期前の加算結果
と加算され、この加算結果が乗算器９と遅延器８に入力
される。乗算器９は入力された前記加算結果にＫ３を乗
算して、その結果を加算器７に出力する。一方、遅延器
８は入力された乗算結果を保持してこれを次のサイクル
で加算器６に出力する。加算器７は速度エラーデータＥ
に前記乗算結果を加算して出力する。

【０００５】結局、速度検波器５０は、度制御対処モー
タの目標速度からのずれに対応した速度エラーデータＥ
を出力し、デジタルフィルタ６０は前記速度エラーデー
タＥからＤＣ成分のオフセットを吸収した後、前記速度
エラーデータＥを後段に出力する。図１０は上記従来の
速度検波器５０の周波数特性例を示した図であり、又、
図１１は上記したデジタルフィルタ６０の周波数特性例
を示した図である。ここで、このデジタルフィルタ６０
の周波数特性を決定するのは乗算器９の乗算係数Ｋ３で
あり、この乗数Ｋ３を変化させることにより、デジタル
フィルタ６０の周波数特性を変えることができる。この
デジタルフィルタ６０の周波数特性を変えることによっ
て、前記従来の速度検波器５０とこのデジタルフィルタ
６０とにより決定される総合的な周波数特性を前記制御
対称モータの回転モードに応じて変化させることができ
る。しかし、デジタルフィルタ６０には以下に述べるよ
うな２つの欠点があった。（１）デジタルフィルタ６０
のダイナミックレンジを確保するため、乗算器９の乗算
係数Ｋ３の設定に制限が生じる。例えば、前記Ｋ３＝１
／８とした場合、このデジタルフィルタ６０の周波数特
性は上記した図１１に示すようになるが、この周波数特
性を下げるには上記Ｋ３を例えば１／１６にして小さく
する必要がある。この時、デジタルフィルタ６０のダイ
ナミックレンジは遅延器８に使用されている（メモリの
ダイナミックレンジ）÷Ｋ３となる。従って、周波数特
性を下げると、デジタルフィルタ６０のダイナミックレ
ンジが小さくなるため、遅延器８に使用されているメモ
リのビット数に制限がある場合、デジタルフィルタとし
て所定値以上のダイナミックレンジを確保するには、前
記Ｋ３の値を余り小さくできなくなるため、上記した
（１）の欠点が生じる。

【０００６】（２）周波数特性の切り替えが瞬時にでき
ない。デジタルフィルタ６０の周波数特性を切り替える
時、前記乗数Ｋ３Ｋ値を切り替える。加算器７の出力側
であるＡ点のオフセットデータによって生ずる遅延器８
のオフセット量＝前記Ａ点のオフセットデータ÷Ｋ３が
前記乗数Ｋ３の値により異なるため、以下に述べるよう
な不具合が発生する。即ち、前記Ａ点でのオフセットデ
ータをＤofとし、前記乗数をＫ３ａからＫ３ｂに切り替
えたとすると、前記遅延器８のＤof／Ｋ３ｂが前記乗数
Ｋ３の切り替え後にＤof／Ｋ３ａに収束するまでに、Ｄ
Ｃオフセットずれが発生してしまうため、上記の如く前
記デジタルフィルタ６０の周波数特性を瞬時に切り替え
ることができなくなる欠点が生じる。

【０００７】

【発明が解決しようとする課題】上記の如くマイクロコ
ンピュータに構成される従来の速度検波器とその後段に
接続されるデジタルフィルタの総合的な周波数特性を例
えば制御対象であるモータの回転モードに応じて変化さ
せる場合、従来は前記デジタルフィルタに用いられてい
る乗算器の乗算係数を変化させて行っていた。しかし、
デジタルフィルタの周波数特性を例えば下げると、この
フィルタのダイナミックレンジが小さくなるため、前記
乗算係数の値をあまり小さくすることができず、この
分、前記総合的な周波数特性の変化範囲に制限が生じて
しまうという欠点があった。又、前記乗数係数を切り替
えると、デジタルフィルタにＤＣオフセットずれが発生
するため、前記総合的な周波数特性を瞬時に切り替える
ことができず、応答特性が悪いという欠点があった。

【０００８】そこで本発明は上記の欠点を除去し、速度
検波器とこの後段に接続されるデジタルフィルタとから
成る回路の周波数特性の変化範囲を広げることができる
と共に、前記周波数特性の切り替えを瞬時に行うことが
できる速度検波器を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明の速度検波器は入
力信号の１サイクル前の入力時刻と現サイクルの入力時
刻とから前記入力信号の周期を求める第１の周期検出手
段と、この第１の周期検出手段により求まった周期と第
１の目標周期との差分信号を求める第１の減算手段と、
この第１の減算手段により求められた差分信号に第１の
所定係数を乗算する乗算手段と、前記入力信号のｎ（ｎ
は２以上の任意の整数）サイクル前の入力時刻と現サイ
クルの入力時刻とから前記入力信号の周期を求める第２
の周期検出手段と、この第２の周期検出手段により求ま
った周期と第２の目標周期との差分信号を求める第２の
減算手段と、この第２の減算手段により求められた差分
信号に第２の所定係数を乗算する乗算手段と、前記第
１、第２の乗算手段から出力される各差分信号を加算し
て合成する合成手段とを具備した構成を有する。

【００１０】

【作用】本発明の速度検波器において、第１の周期検出
手段は入力信号の１サイクル前の入力時刻と現サイクル
の入力時刻とから前記入力信号の周期を求める。第１の
減算手段は前記第１の周期検出手段により求まった周期
と第１の目標周期との差分信号を求める。乗算手段は前
記第１の減算手段により求められた差分信号に第１の所
定係数を乗算する。第２の周期検出手段は前記入力信号
のｎ（ｎは２以上の任意の整数）サイクル前の入力時刻
と現サイクルの入力時刻とから前記入力信号の周期を求
める。第２の減算手段は前記第２の周期検出手段により
求まった周期と第２の目標周期との差分信号を求める。
乗算手段は前記第２の減算手段により求められた差分信
号に第２の所定係数を乗算する。合成手段は前記第１、
第２の乗算手段から出力される各差分信号を加算して合
成する。

【００１１】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の速度検波器の一実施例を示した
ブロック図である。５は加算器２０から出力される制御
対象モータの速度の目標値からのずれに対応する速度エ
ラーデータＥをサンプルホールドするサンプルホールド
回路で、ソフトウェアースイッチ５１と０次ホールド５
２を有している。１０は速度エラーデータが出力される
出力端子、１１は速度検出データ１００が入力される入
力端子、１２は速度検出データ１００を一周期遅延させ
る遅延器、１３、１７は前記速度検出データ１００の周
期を算出する減算器、１４、１８は前記速度検出信号の
周期の目標周期からのずれを算出する減算器、１５は入
力される速度差分データにＫ１を乗算する乗算器、１６
は速度検出データ１００を２周期遅延させる遅延器、１
９は入力される速度差分データにＫ２を乗算する乗算
器、２０は乗算器１５、１９から出力される乗算信号を
加算する加算器で、その加算信号は上記した制御対象モ
ータの速度の目標値からのずれに対応する速度エラーデ
ータとなる。

【００１２】図２は図１に示した本例の速度検波器等が
ソフトウェア的に構成しているマイクロコンピュータを
用いたドラムモータのサーボ制御系の一例を示した図で
ある。２１はＶＴＲのドラムモータの回転速度を制御す
るサーボ用マイクロコンピュータで、このコンピュータ
の中にソフトウェア的に図１に示したような速度検波器
や図３に示したデジタルフィルタ等が構成されている。
２２は制御対象であるドラムモータで、このドラムモー
タの回転速度に対応した速度検出信号１０１を発生する
速度検出器２３と前記ドラムモータの回転位相信号２０
１を発生する位相検出器２４を有している。前記サーボ
用マイクロコンピュータ２１は速度検出器２３から発生
される速度検出信号１０１と位相検出器２４から発生さ
れる位相検出信号２０１を入力し、これら信号からドラ
ムモータ２２を所定速度及び所定位相で回転させる制御
信号３００を作成した後、これを制御信号出力部２５か
らオペアンプ２６を介してモータ駆動用トランジスタ２
７のベースに出力する。尚、このサーボ用マイクロコン
ピュータ２１にはモードデータ４００等が入出力される
と共に、水晶発信器２８からは基準信号が入力されてい
る。尚、上記速度検出信号１０１、位相検出信号２０１
はサーボ用マイクロコンピュータ２１のＰＧ入力端子３
０、ＦＧ入力端子２９に入力されている。

【００１３】図３は上記したサーボ用マイクロコンピュ
ータの処理過程例を示したブロック図である。ＰＧ入力
端子３０から入力された速度検出信号１０１は捕獲器３
１でこの信号が入力された時刻データである速度検出に
変換され、この速度検出データが速度検波器３２に入力
される。速度検波器３２は入力された速度検出データを
検波して、図２に示したドラムモータ２２の目標回転速
度からのずれに対応する速度エラーデータＥを得た後、
これをデジタルフィルタ３３を介して加算器３４に出力
する。ＦＧ入力端子２９から入力された位相検出信号は
捕獲器３５でこの信号が入力された時刻データである位
相検出データに変換され、この位相検出データが位相検
波器３６に入力される。位相検波器３６は入力された位
相検出データを検波して、図２に示したドラムモータ２
２の目標位相からのずれに対応する位相エラーデータを
得た後、これをデジタルフィルタ３７を介して加算器３
４に出力する。加算器３４では入力された速度エラーデ
ータと位相エラーデータとから図２に示した前記ドラム
モータ２２のモータ制御データを作成し、これをデジタ
ルフィルタ３８を介してＤ／Ａ変換器３９に出力する。
Ｄ／Ａ変換器３９は入力されたモータ制御データをアナ
ログ信号に変換した後、これを制御信号出力部２５に出
力する。尚、速度検波器３２は図１に示した本例の速度
検波器である。

【００１４】次に図１に示した速度検波器の動作につい
て説明する。入力端子１１から入力された速度検出デー
タ１００は遅延器１２、１６に入力されると共に、減算
器１３、１７に入力される。これにより、遅延器１２は
入力速度検出データを１サイクル遅延し、１サイクル前
の速度検出データを減算器１３に出力する。また、遅延
器１６は入力速度検出データを２サイクル遅延し、２サ
イクル前の速度検出データを減算器１７に出力する。な
お、図示されない捕獲器は被制御モータの回転速度に対
応した図４に示すような速度検出信号を入力して、これ
を例えば速度検出信号のｎの入力時刻、ｎ−１の入力時
刻、ｎ−２の入力時刻…に変換するが、この入力時刻が
上記した速度検出データである。減算器１３は現サイク
ルの速度検出データ１００から１サイクル遅延した速度
検出データを減算して、前記図４で示した速度検出信号
の周期Ｄ１を算出する。これは図２のｎで示した信号が
入力された時刻ｎからｎ−１で示した信号が入力された
時刻ｎ−１を減算して、その結果を計測クロック周期
０．２μ秒で除すことにより、前記周期Ｄ１が算出され
る。減算器１７は現サイクルの速度検出データから２サ
イクル遅延した速度検出データを減算して、前記図４で
示した速度検出信号の周期Ｄ２を算出する。これは図２
のｎで示した信号が入力された時刻ｎからｎ−２で示し
た信号が入力された時刻ｎ−２を減算して、その結果を
計測クロック周期０．２μ秒×２で除すことに相当し、
前記周期Ｄ２が算出される。

【００１５】減算器１４は減算器１３から入力される速
度検出信号の周期Ｄ１と別途入力される目標周期Ｌ1 と
の差分である速度エラーデータＥ１を算出し、得られた
速度エラーデータＥ１を乗算器１５に出力する。減算器
１８は減算器１７から入力される速度検出信号の周期Ｄ
２と別途入力される目標周期Ｌ2 との差分である速度エ
ラーデータＥ２を算出し、得られた速度エラーデータＥ
２を乗算器１９に出力する。乗算器１５は入力された速
度エラーデータＥ１にＫ１を乗算して速度エラーデータ
Ｅ３を作成し、これを加算器２０に出力する。乗算器１
９は入力された速度エラーデータＥ２にＫ２を乗算して
速度エラーデータＥ４を作成し、これを加算器２０に出
力する。加算器２０は上記速度エラーデータＥ３、Ｅ４
を加算して速度エラーデータＥとし、これをサンプルホ
ールド回路５に出力する。サンプルホールド回路５は入
力端子１に速度検出データが入力される度にソフトウェ
アスイッチ５１をオンとして、加算器２０から入力され
る速度エラーデータＥを０次ホールド回路５２にてホー
ルドし、このホールドデータを出力端子１０から図３に
示したデジタルフィルタ３３に出力する。尚、デジタル
フィルタ３３の構成は図８に示したものと同一である。

【００１６】ここで、上記Ｅ１、Ｅ２の周波数特性は次
式で表される如くなる。 Ｅ１＝Ｋ１×Ａ｛２sin （ωＴ／２）÷ωＴ｝…（１） Ｅ２＝Ｋ１×Ａ｛２sin （２ωＴ／２）÷ωＴ｝…（２） 図１の遅延器１２、減算器１３、１４とサンプルホール
ド回路５で構成される速度検波器の周波数特性は図９に
示した従来型の速度検波器と同じになる。又、遅延器１
６、減算器１７、１８とサンプルホールド回路５で構成
される速度検波器の周波数特性は図５に示したようにな
る。例えば乗算器１５、１９の乗算係数Ｋ１、Ｋ２をＫ
１＝１／２、Ｋ２＝１／４にすると、加算器２０から出
力される速度エラーデータＥは、Ｅ＝Ｅ１／２＋Ｅ２／
４となる。従って、図１に示した本例の速度検波器の周
波数特性は図６に示したようになる。この図６に示した
周波数特性をＧ（ｘ）とすると以下の如く表される。 ｜Ｇ（ｘ）｜＝Ａ×｛２sin （ωＴ／２）÷ωＴ｝×｛Ｋ１×２sin （ωＴ／ ２）÷ωＴ＋Ｋ２×２sin （ω・ｎＴ／２）÷ω・ｎＴ｝…（３）

【００１７】図７は図１に示した速度検出器の動作を示
したフローチャートである。ステップ７０１にて速度検
出信号の捕獲割り込み待ちを行い、割り込みが生じる
と、ステップ７０２に進んで捕獲器に現入力の速度検出
信号の入力時刻をセットする。ステップ７０３では減算
器１３により現速度検出信号の入力時刻から遅延器１２
から出力される１サイクル前の前記速度検出信号の入力
時刻を減算して、前記速度検出信号の周期Ｄ１を求め
る。ステップ７０４では減算器１８により現速度検出信
号の入力時刻から遅延器１６から出力される２サイクル
前の前記速度検出信号の入力時刻を減算して、前記速度
検出信号の周期Ｄ２を求める。ステップ７０５では上記
の如く求まった周期Ｄ１から目標速度周期Ｌ１を減算し
て速度エラーデータＥ１を求める。ステップ７０６では
上記の如く求まった周期Ｄ２から目標速度周期Ｌ２を減
算して速度エラーデータＥ２を求める。ステップ７０７
では乗算器１５により前記速度エラーデータＥ１に係数
Ｋ１を乗算して速度エラーデータＥ３を求める。ステッ
プ７０８では乗算器１９により前記速度エラーデータＥ
２に係数Ｋ２を乗算して速度エラーデータＥ４を求め
る。ステップ７０９では上記のようにして求めた速度エ
ラーデータＥ３とＥ４を加算して、速度エラーデータＥ
を求める。ステップ７１０では入力端子１１に入力され
る次のサイクルのデータを遅延器１２、１６等にセット
して処理を終了する。

【００１８】本実施例によれば、速度検出信号の１周期
前の入力時刻データと現周期の入力時刻データから前記
速度検出信号の周期を求める速度検波器と、速度検出信
号の２周期前の入力時刻データと現周期の入力時刻デー
タから前記速度検出信号の周期を求める速度検波器とを
並列接続して、各速度検波器から得られた周期データに
それぞれ係数を掛けて加算して合成する回路構成を採る
ことにより、入力端子１１から出力端子１０までの本例
の速度検波器３２の周波数特性は上記（３）式のように
表され、このため、上記（３）式のＫ１、Ｋ２、ｎを調
整することにより、前記本例の速度検波器３２の周波数
特性を任意に設定することができる。

【００１９】従って、この本例の速度検波器３２の後段
に接続されるデジタルフィルタ３３は適切な周波数特性
を有する固定化されたものでも、速度検波器３２とデジ
タルフィルタ３３を組み合わせた全体の周波数特性を上
記のように速度検波器３２の周波数特性を変化させるこ
とにより変化させることができる。しかも、速度検波器
３２を構成する遅延器１２、１６にオフセットデータが
蓄積されないため、上記のように周波数特性を変化させ
ても回路のダイナミックレンジに影響を与えることがな
いため、前記周波数特性変化を広範囲にすることができ
ると共に、速度検波器３２の構成が非巡回型フィルタで
あるため、時定数を持たず、前記周波数特性の変化を瞬
時に行うことができる。従って、従来の如く前記デジタ
ルフィルタ３３の周波数特性を変える必要がなくなるた
め、このデジタルフィルタの周波数特性を変化させるこ
とにより従来生じた周波数特性の変化範囲の制限や周波
数特性を瞬時に切り替えることができない等の諸欠点を
無くすことができる。

【００２０】

【発明の効果】以上記述した如く本発明の速度検波器に
よれば、速度検波器とこの後段に接続されるデジタルフ
ィルタとから成る回路の周波数特性の変化範囲を広げる
ことができると共に、前記周波数特性の切り替えを瞬時
に行うことができる。

【図面の簡単な説明】

【図１】本発明の速度検波器の一実施例を示した回路
図。

【図２】図１に示した本例の速度検波器等をソフトウェ
ア的に構成しているマイクロコンピュータを用いたドラ
ムモータのサーボ制御系の一例を示した図。

【図３】図２に示したサーボ用マイクロコンピュータの
処理過程例を示したブロック図。

【図４】図１に示した速度検出器に入力される速度検出
信号の一例を示した波形図。

【図５】２周期前の速度検出信号と現速度検出信号とか
ら前記速度検出信号の周期を求める側の図１に示した構
成の周波数特性例を示した図。

【図６】図１に示した速度検波器の周波数特性例を示し
た図。

【図７】図１に示した速度検波器の動作を示したフロー
チャート。

【図８】従来の速度検波器とデジタルフィルタの一例を
示したブロック図。

【図９】図８に示した速度検波器に入力される速度検出
信号の一例を示した図。

【図１０】図８に示した速度検波器の周波数特性例を示
した図。

【図１１】図８に示したデジタルフィルタの周波数特性
例を示した図。

【符号の説明】

５…サンプルホールド回路 １０…出力端子 １１…入力端子 １２、１６…遅
延器 １３、１４、１７、１８…減算器 １５、１９…乗
算器 ２０…加算器 ５１…ソフトウ
ェアスイッチ ５２…０次ホールド回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号の１サイクル前の入力時刻と現
   サイクルの入力時刻とから前記入力信号の周期を求める
   第１の周期検出手段と、この第１の周期検出手段により
   求まった周期と第１の目標周期との差分信号を求める第
   １の減算手段と、この第１の減算手段により求められた
   差分信号に第１の所定係数を乗算する乗算手段と、前記
   入力信号のｎ（ｎは２以上の任意の整数）サイクル前の
   入力時刻と現サイクルの入力時刻とから前記入力信号の
   周期を求める第２の周期検出手段と、この第２の周期検
   出手段により求まった周期と第２の目標周期との差分信
   号を求める第２の減算手段と、この第２の減算手段によ
   り求められた差分信号に第２の所定係数を乗算する乗算
   手段と、前記第１、第２の乗算手段から出力される各差
   分信号を加算して合成する合成手段とを具備したことを
   特徴とする速度検波器。