JP2842389B2 - 乱数発生装置 - Google Patents
乱数発生装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
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- Computational Mathematics (AREA)
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- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は乱数発生装置および
乱数発生方法に関する。
乱数発生方法に関する。
【０００２】
【従来の技術】従来の乱数発生回路は、“０００・・・
・０００”から“１１１・・・・１１１”までの乱数を
発生するように構成されている。たとえば８ビットの乱
数発生回路は、“００００００００”から“１１１１１
１１１”までの数値を発生する。最上位ビットの左側を
小点数の位置とすると、十進数の表現では０から０．９
９９・・・、すなわち０以上１未満の数値を出力してい
ることになる。後の説明のため、このような乱数を「振
幅１の乱数」と呼ぶことにする。
・０００”から“１１１・・・・１１１”までの乱数を
発生するように構成されている。たとえば８ビットの乱
数発生回路は、“００００００００”から“１１１１１
１１１”までの数値を発生する。最上位ビットの左側を
小点数の位置とすると、十進数の表現では０から０．９
９９・・・、すなわち０以上１未満の数値を出力してい
ることになる。後の説明のため、このような乱数を「振
幅１の乱数」と呼ぶことにする。
【０００３】図５は乱数発生回路として非常によく用い
られるポリノミナルカウンタの例である。簡単のため４
ビットの場合を示している。図６のタイミングチャート
に示したように、クロック信号ＣＫの立ち上がりに同期
して、Ｒ３，Ｒ２，Ｒ１，Ｒ０からなる４ビットの乱数
が順次更新される。この乱数は“００００”から“１１
１０”までの数値となる。“１１１１”が出力されない
のはポリノミナルカウンタの回路上の制約事項で、“１
１１１”が禁止状態だからである。“１１１１”を出力
しないように意図したものではない。同図から、“１１
１１”を除くすべての０，１の組み合わせが、それぞれ
１回ずつ発生してリセット直後の状態に戻ることが示さ
れる。一般に、乱数発生回路は、すべての０，１の組み
合わせを発生するように構成されている。すなわち振幅
１の乱数を発生する。
られるポリノミナルカウンタの例である。簡単のため４
ビットの場合を示している。図６のタイミングチャート
に示したように、クロック信号ＣＫの立ち上がりに同期
して、Ｒ３，Ｒ２，Ｒ１，Ｒ０からなる４ビットの乱数
が順次更新される。この乱数は“００００”から“１１
１０”までの数値となる。“１１１１”が出力されない
のはポリノミナルカウンタの回路上の制約事項で、“１
１１１”が禁止状態だからである。“１１１１”を出力
しないように意図したものではない。同図から、“１１
１１”を除くすべての０，１の組み合わせが、それぞれ
１回ずつ発生してリセット直後の状態に戻ることが示さ
れる。一般に、乱数発生回路は、すべての０，１の組み
合わせを発生するように構成されている。すなわち振幅
１の乱数を発生する。
【０００４】一方、乱数の応用では、常に振幅１の乱数
が必要とされるとは限らない。オーディオ信号処理にお
けるディザの例を説明する。ディザとは、微小振幅の信
号が、量子化によってノイズとなってしまうことを避け
るため、微小振幅の雑音を印加することである。図７の
ように最下位のビット（ＬＳＢ）と同程度の振幅で変化
するような微小信号を量子化すると、同図（ａ）のよう
に、信号の変化に比べて量子化後の変化が大きくなって
しまう。これを同図（ｂ）のように、あらかじめディザ
を付加して量子化すると、１ビット分の振幅に満たない
変化によっても符号が変化し、聴感上改善される。ディ
ザの使用目的から明かのように、ディザの振幅は、１ビ
ット分の振幅より小さい値が用いられる。また、ディザ
として印加する雑音が特定の音として認識されないよう
に、ホワイトノイズ、すなわち乱数が使用される。
が必要とされるとは限らない。オーディオ信号処理にお
けるディザの例を説明する。ディザとは、微小振幅の信
号が、量子化によってノイズとなってしまうことを避け
るため、微小振幅の雑音を印加することである。図７の
ように最下位のビット（ＬＳＢ）と同程度の振幅で変化
するような微小信号を量子化すると、同図（ａ）のよう
に、信号の変化に比べて量子化後の変化が大きくなって
しまう。これを同図（ｂ）のように、あらかじめディザ
を付加して量子化すると、１ビット分の振幅に満たない
変化によっても符号が変化し、聴感上改善される。ディ
ザの使用目的から明かのように、ディザの振幅は、１ビ
ット分の振幅より小さい値が用いられる。また、ディザ
として印加する雑音が特定の音として認識されないよう
に、ホワイトノイズ、すなわち乱数が使用される。
【０００５】具体的な例として、高能率オーディオ符号
化の１方式であるドルビーＡＣ−３方式ではオーディオ
信号をmantissa（仮数）とexponent（指数）に分けて処
理するが、そのうちのmantissaへのビット割り当てが０
のとき、０の代わりにディザとして乱数を用いることが
示されている。このとき、＋０．７０７〜−０．７０７
の値を乱数を用いることが指示されている（文献；Unit
ed States Advanced Television Systems Committee
“Digital Audio Compression (AC-3) ATSC STANDARD”
Doc. AC/52 10 Nov. 94, p66) 。すなわち振幅が０．７
０７（１／２の平方根）の乱数が必要である。振幅０．
７０７の乱数を発生することが従来困難であったことは
公知で、同文献では、より実現容易な振幅である０．７
５または０．５で代用することが示唆されている。
化の１方式であるドルビーＡＣ−３方式ではオーディオ
信号をmantissa（仮数）とexponent（指数）に分けて処
理するが、そのうちのmantissaへのビット割り当てが０
のとき、０の代わりにディザとして乱数を用いることが
示されている。このとき、＋０．７０７〜−０．７０７
の値を乱数を用いることが指示されている（文献；Unit
ed States Advanced Television Systems Committee
“Digital Audio Compression (AC-3) ATSC STANDARD”
Doc. AC/52 10 Nov. 94, p66) 。すなわち振幅が０．７
０７（１／２の平方根）の乱数が必要である。振幅０．
７０７の乱数を発生することが従来困難であったことは
公知で、同文献では、より実現容易な振幅である０．７
５または０．５で代用することが示唆されている。
【０００６】ここで、理想値である０．７０７、代用値
であつ０．７５および０．５の振幅を持つ乱数を発生す
る従来の方法を説明する。振幅０．７０７の乱数を発生
するには、図８のように、乱数発生回路１０１で発生し
た振幅１の乱数と、定数発生回路１０２で発生した定数
０．７０７とを、乗算回路１０３に入力して両者を乗じ
ることにより、振幅０．７０７の乱数を得る。この方法
では理想通りの振幅が得られる反面、乗算回路１０３が
必要であり、回路規模が極めて大きくなってしまう欠点
がある。
であつ０．７５および０．５の振幅を持つ乱数を発生す
る従来の方法を説明する。振幅０．７０７の乱数を発生
するには、図８のように、乱数発生回路１０１で発生し
た振幅１の乱数と、定数発生回路１０２で発生した定数
０．７０７とを、乗算回路１０３に入力して両者を乗じ
ることにより、振幅０．７０７の乱数を得る。この方法
では理想通りの振幅が得られる反面、乗算回路１０３が
必要であり、回路規模が極めて大きくなってしまう欠点
がある。
【０００７】振幅０．７５の乱数を発生するには、図９
のように、乱数発生回路２０１で発生した振幅１の乱数
を、シフト回路２０２，２０３で１ビットおよび２ビッ
ト右シフトしてそれぞれ振幅０．５および０．２５と
し、加算回路２０４でこれらを加算して振幅０．７５の
乱数とする。この方法では、理想値０．７０７に対し、
得られる振幅が０．７５であり、約６％の誤差がある。
また、加算回路２０４を要するので、乗算回路ほどでは
ないが、回路規模が大きい。
のように、乱数発生回路２０１で発生した振幅１の乱数
を、シフト回路２０２，２０３で１ビットおよび２ビッ
ト右シフトしてそれぞれ振幅０．５および０．２５と
し、加算回路２０４でこれらを加算して振幅０．７５の
乱数とする。この方法では、理想値０．７０７に対し、
得られる振幅が０．７５であり、約６％の誤差がある。
また、加算回路２０４を要するので、乗算回路ほどでは
ないが、回路規模が大きい。
【０００８】振幅０．５の乱数は、図１０のように乱数
発生回路３０１で発生した振幅１の乱数を、シフト回路
３０２で１ビット右シフトすることで得られる。この方
法では回路規模は小さいものの、理想値０．７０７に対
して、得られる振幅が０．５であり、約３０％もの誤差
がある。
発生回路３０１で発生した振幅１の乱数を、シフト回路
３０２で１ビット右シフトすることで得られる。この方
法では回路規模は小さいものの、理想値０．７０７に対
して、得られる振幅が０．５であり、約３０％もの誤差
がある。
【０００９】このように従来の乱数発生装置で、振幅１
以外の乱数を得るには、振幅１の乱数を発生する回路
と、乱数の振幅を変更する回路とを組み合わせて発生し
た。このとき、回路規模の縮小と振幅誤差の減少とは相
反する関係にあり、両者を共に改善することができなか
った。
以外の乱数を得るには、振幅１の乱数を発生する回路
と、乱数の振幅を変更する回路とを組み合わせて発生し
た。このとき、回路規模の縮小と振幅誤差の減少とは相
反する関係にあり、両者を共に改善することができなか
った。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
乱数発生装置では、振幅１の乱数をまず発生させ、これ
に演算を施すことによって所望振幅の乱数を得ていた。
任意の振幅を精度よく実現するためには大規模な演算回
路が必要であり、これを避けて演算回路を簡易なものに
すると振幅に誤差を生じる。回路規模を小さく、かつ振
幅の精度もよい乱数発生装置を構成することはできなか
った。
乱数発生装置では、振幅１の乱数をまず発生させ、これ
に演算を施すことによって所望振幅の乱数を得ていた。
任意の振幅を精度よく実現するためには大規模な演算回
路が必要であり、これを避けて演算回路を簡易なものに
すると振幅に誤差を生じる。回路規模を小さく、かつ振
幅の精度もよい乱数発生装置を構成することはできなか
った。
【００１１】本発明は、演算回路を必要とせず、回路規
模が小さく、しかも、誤差のない所望の振幅の乱数を得
る方法と装置を提供することを目的とする。
模が小さく、しかも、誤差のない所望の振幅の乱数を得
る方法と装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の乱数発生装置
は、クロックパルスに同期して動作し、要求信号にした
がって所定語長の乱数を発生する乱数発生装置におい
て、前記乱数発生装置が、１つの動作パルスの入力によ
って所定語長の乱数を１つ発生するための乱数発生回路
と、前記乱数が所定数より小さいか否かを判定し比較結
果信号を出力するための比較回路と、前記要求信号と、
前記比較結果信号と、前記クロックパルスとを入力し、
前記要求信号によって前記動作パルスを発生するととも
に、前記乱数が所定数より大きいか又は等しいときは比
較結果信号が偽となり前記クロックパルスによっても前
記動作パルスを発生するように構成した論理回路とを有
する。
は、クロックパルスに同期して動作し、要求信号にした
がって所定語長の乱数を発生する乱数発生装置におい
て、前記乱数発生装置が、１つの動作パルスの入力によ
って所定語長の乱数を１つ発生するための乱数発生回路
と、前記乱数が所定数より小さいか否かを判定し比較結
果信号を出力するための比較回路と、前記要求信号と、
前記比較結果信号と、前記クロックパルスとを入力し、
前記要求信号によって前記動作パルスを発生するととも
に、前記乱数が所定数より大きいか又は等しいときは比
較結果信号が偽となり前記クロックパルスによっても前
記動作パルスを発生するように構成した論理回路とを有
する。
【００１３】そして、乱数発生回路が、所定語長と同数
の記憶素子を従属接続し、記憶素子の出力の組み合わせ
論理を、従属接続された記憶素子の最初の１つの素子の
入力にフィードバックするポリノミナルカウンタ回路で
ある乱数発生装置とすることができる。
の記憶素子を従属接続し、記憶素子の出力の組み合わせ
論理を、従属接続された記憶素子の最初の１つの素子の
入力にフィードバックするポリノミナルカウンタ回路で
ある乱数発生装置とすることができる。
【００１４】さらに、論理回路が、比較結果信号の反転
論理とクロックパルスとの論理積を出力する論理積回路
と、論理積回路の出力と要求信号との論理和を出力する
論理和回路と、を含むことができる。
論理とクロックパルスとの論理積を出力する論理積回路
と、論理積回路の出力と要求信号との論理和を出力する
論理和回路と、を含むことができる。
【００１５】そしてさらに本発明は、所定語長の乱数を
発生する発生過程と、乱数が所定値より小さいか否かを
判定する判定過程と、判定過程における判定結果が偽の
ときは前記発生過程と前記判定過程とを繰り返す繰り返
し過程と、からなる乱数発生方法を提供するものであ
る。
発生する発生過程と、乱数が所定値より小さいか否かを
判定する判定過程と、判定過程における判定結果が偽の
ときは前記発生過程と前記判定過程とを繰り返す繰り返
し過程と、からなる乱数発生方法を提供するものであ
る。
【００１６】
【発明の実施の形態】図１は本発明の実施の形態を示す
ブロック図である。リセットパルス１は乱数発生回路６
を初期化する。要求パルス２は乱数の発生を要求するパ
ルスで、クロックパルス３が１６回発生するごとに１回
ずつ発生する。
ブロック図である。リセットパルス１は乱数発生回路６
を初期化する。要求パルス２は乱数の発生を要求するパ
ルスで、クロックパルス３が１６回発生するごとに１回
ずつ発生する。
【００１７】クロックパルス３はこの乱数発生装置を含
めた系全体の動作クロック信号である。アンド回路４は
要求パルス２入力のアンド回路である。オア回路５は要
求パルス２入力のオア回路である。乱数発生回路６は４
ビットのポリノミナルカウンタで、従来例の図５と同じ
ものである。
めた系全体の動作クロック信号である。アンド回路４は
要求パルス２入力のアンド回路である。オア回路５は要
求パルス２入力のオア回路である。乱数発生回路６は４
ビットのポリノミナルカウンタで、従来例の図５と同じ
ものである。
【００１８】比較回路７は、４ビットの比較回路で、Ｘ
３，Ｘ２，Ｘ１，Ｘ０の４ビットからなる入力値Ｘと、
Ｙ３，Ｙ２，Ｙ１，Ｙ０の４ビットからなる比較値Ｙと
を比較し、Ｘ≧Ｙのときは端子Ｑからハイレベル、Ｘ＜
Ｙのときはロウレベルを比較結果信号線８に出力する。
本実施の形態では、比較値Ｙとして、０．７０７を２進
数に変換した定数“１０１１”を入力している。したが
って入力値Ｘが０．７０７以上のときは比較結果信号線
８がハイレベル、０．７０７より小さいときはロウレベ
ルとなる。
３，Ｘ２，Ｘ１，Ｘ０の４ビットからなる入力値Ｘと、
Ｙ３，Ｙ２，Ｙ１，Ｙ０の４ビットからなる比較値Ｙと
を比較し、Ｘ≧Ｙのときは端子Ｑからハイレベル、Ｘ＜
Ｙのときはロウレベルを比較結果信号線８に出力する。
本実施の形態では、比較値Ｙとして、０．７０７を２進
数に変換した定数“１０１１”を入力している。したが
って入力値Ｘが０．７０７以上のときは比較結果信号線
８がハイレベル、０．７０７より小さいときはロウレベ
ルとなる。
【００１９】Ｄフリップフロップ９は、４ビットのＤフ
リップフロップで、要求パルス２の立ち上がりエッジに
同期して乱数発生回路６の出力Ｒ３，Ｒ２，Ｒ１，Ｒ０
を取り込み、ｒ３，ｒ２，ｒ１，ｒ０の４ビットからな
る乱数１０を出力する。オア回路１１は要求パルス２入
力のオア回路である。
リップフロップで、要求パルス２の立ち上がりエッジに
同期して乱数発生回路６の出力Ｒ３，Ｒ２，Ｒ１，Ｒ０
を取り込み、ｒ３，ｒ２，ｒ１，ｒ０の４ビットからな
る乱数１０を出力する。オア回路１１は要求パルス２入
力のオア回路である。
【００２０】
【実施例】次に本発明の１実施例について詳細に説明す
る。まず図２はタイミングチャートを参照して乱数発生
装置の動作を説明する。時刻ｔ＝１から１０まではリセ
ットパルス１が１で、オア回路１１の出力が１に固定さ
れる。したがってアンド回路４は、クロックパルス３を
そのまま出力する。要求パルス２はロウレベルであり、
この結果オア回路５はクロックパルス３と同じものを出
力し、乱数発生回路６に供給する。この結果乱数発生回
路６が初期化され、（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“０
０００”となる。この数値は比較回路７に入力され、
“１０１１”より小さいため比較信号線８は０となる。
る。まず図２はタイミングチャートを参照して乱数発生
装置の動作を説明する。時刻ｔ＝１から１０まではリセ
ットパルス１が１で、オア回路１１の出力が１に固定さ
れる。したがってアンド回路４は、クロックパルス３を
そのまま出力する。要求パルス２はロウレベルであり、
この結果オア回路５はクロックパルス３と同じものを出
力し、乱数発生回路６に供給する。この結果乱数発生回
路６が初期化され、（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“０
０００”となる。この数値は比較回路７に入力され、
“１０１１”より小さいため比較信号線８は０となる。
【００２１】時刻ｔ＝１１に要求パルス２が入力され、
Ｄフリップフロップ９は（Ｒ３，Ｒ２，Ｒ１，Ｒ０）の
値“００００”を記憶して乱数１０として出力する。ま
た要求パルス２はオア回路５を通して乱数発生回路６に
供給されるので、乱数発生回路６は乱数を更新し（Ｒ
３，Ｒ２，Ｒ１，Ｒ０）＝“１０００”となる。この数
値は“１０１１”より小さいので比較信号線８は０のま
まである。
Ｄフリップフロップ９は（Ｒ３，Ｒ２，Ｒ１，Ｒ０）の
値“００００”を記憶して乱数１０として出力する。ま
た要求パルス２はオア回路５を通して乱数発生回路６に
供給されるので、乱数発生回路６は乱数を更新し（Ｒ
３，Ｒ２，Ｒ１，Ｒ０）＝“１０００”となる。この数
値は“１０１１”より小さいので比較信号線８は０のま
まである。
【００２２】時刻ｔ＝４３に次の要求パルス２が入力さ
れる。ｔ＝１１のときと同様にＤフリップフロップ９は
“１０００”を記憶して乱数１０として出力する。要求
パルス２はオア回路５を通して乱数発生回路６に供給さ
れ、乱数（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“１１００”に
更新する。ここで、“１１００”は“１０１１”より大
きいので、比較結果信号が偽であるとして、比較結果信
号線８が１となり、オア回路１１の出力が１となる。こ
のためアンド回路４、オア回路５を通してクロックパル
ス３が乱数発生回路６に供給される。このことにより時
刻ｔ＝４５にも再び乱数発生回路６の乱数値が更新さ
れ、（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“１１１０”とな
る。
れる。ｔ＝１１のときと同様にＤフリップフロップ９は
“１０００”を記憶して乱数１０として出力する。要求
パルス２はオア回路５を通して乱数発生回路６に供給さ
れ、乱数（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“１１００”に
更新する。ここで、“１１００”は“１０１１”より大
きいので、比較結果信号が偽であるとして、比較結果信
号線８が１となり、オア回路１１の出力が１となる。こ
のためアンド回路４、オア回路５を通してクロックパル
ス３が乱数発生回路６に供給される。このことにより時
刻ｔ＝４５にも再び乱数発生回路６の乱数値が更新さ
れ、（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“１１１０”とな
る。
【００２３】このとき“１１１０”は“１０１１”より
大きいので、比較結果信号が偽となり、比較結果信号線
８が１となり、クロックパルス３が乱数発生回路６に供
給される。このことにより時刻ｔ＝４８にもまた、乱数
発生回路６の乱数値が更新され、（Ｒ３，Ｒ２，Ｒ１，
Ｒ０）＝“０１１１”となる。これは“１０１１”より
小さいので、比較結果信号線８が０となる。このことに
よりアンド回路４の一方の入力が０となるクロックパル
ス３が乱数発生回路６に供給されなくなるので、乱数発
生回路６は（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“０１１１”
の状態を保持する。
大きいので、比較結果信号が偽となり、比較結果信号線
８が１となり、クロックパルス３が乱数発生回路６に供
給される。このことにより時刻ｔ＝４８にもまた、乱数
発生回路６の乱数値が更新され、（Ｒ３，Ｒ２，Ｒ１，
Ｒ０）＝“０１１１”となる。これは“１０１１”より
小さいので、比較結果信号線８が０となる。このことに
よりアンド回路４の一方の入力が０となるクロックパル
ス３が乱数発生回路６に供給されなくなるので、乱数発
生回路６は（Ｒ３，Ｒ２，Ｒ１，Ｒ０）＝“０１１１”
の状態を保持する。
【００２４】時刻ｔ＝７５に次の要求パルス２が入力さ
れ、Ｄフリップフロップ９は“０１１１”を記憶して乱
数１０として出力する。要求パルス２はオア回路５を通
して乱数発生回路６に供給され、乱数（Ｒ３，Ｒ２，Ｒ
１，Ｒ０）＝“１０１１”に更新する。この数値が比較
回路７で“１０１１”と比較され、値が等しいので偽と
なり比較結果信号線８は１となり、クロックパルス３が
乱数発生回路６に供給される。このため時刻ｔ＝７７に
も乱数発生回路６の乱数値が更新され、（Ｒ３，Ｒ２，
Ｒ１，Ｒ０）＝“１１０１”となる。この値は“１０１
１”より大きいので、上記と同様にして、時刻ｔ＝７９
に再び更新されて“０１１０”となり、これは“１０１
１”より小さいので、この状態を保持する。
れ、Ｄフリップフロップ９は“０１１１”を記憶して乱
数１０として出力する。要求パルス２はオア回路５を通
して乱数発生回路６に供給され、乱数（Ｒ３，Ｒ２，Ｒ
１，Ｒ０）＝“１０１１”に更新する。この数値が比較
回路７で“１０１１”と比較され、値が等しいので偽と
なり比較結果信号線８は１となり、クロックパルス３が
乱数発生回路６に供給される。このため時刻ｔ＝７７に
も乱数発生回路６の乱数値が更新され、（Ｒ３，Ｒ２，
Ｒ１，Ｒ０）＝“１１０１”となる。この値は“１０１
１”より大きいので、上記と同様にして、時刻ｔ＝７９
に再び更新されて“０１１０”となり、これは“１０１
１”より小さいので、この状態を保持する。
【００２５】このように乱数発生回路６が発生した乱数
（Ｒ３，Ｒ２，Ｒ１，Ｒ０）が“１０１１”以上のとき
は比較結果信号が偽となりクロックパルス３を乱数発生
回路６に供給して乱数を更新し、そうでない場合は保持
する。保持した数値を次の要求パルス２の入力時に記憶
して、これを乱数１０として出力する。この結果乱数１
０は必ず“１０１１”より小さい。すなわち振幅０．７
０７の乱数が得られた。図３は時刻ｔ＝４６０までの動
作タイミング図である。乱数１０が“１０１１”より小
さい値、すなわち振幅０．７０７の乱数となっているこ
とが示される。
（Ｒ３，Ｒ２，Ｒ１，Ｒ０）が“１０１１”以上のとき
は比較結果信号が偽となりクロックパルス３を乱数発生
回路６に供給して乱数を更新し、そうでない場合は保持
する。保持した数値を次の要求パルス２の入力時に記憶
して、これを乱数１０として出力する。この結果乱数１
０は必ず“１０１１”より小さい。すなわち振幅０．７
０７の乱数が得られた。図３は時刻ｔ＝４６０までの動
作タイミング図である。乱数１０が“１０１１”より小
さい値、すなわち振幅０．７０７の乱数となっているこ
とが示される。
【００２６】上述のように本発明では、乱数発生回路６
にわずかな論理回路を追加するだけで、振幅０．７０７
の乱数を発生でき、従来例のように大規模な演算回路を
追加したり、大きな振幅誤差を容認したりする必要はな
い。
にわずかな論理回路を追加するだけで、振幅０．７０７
の乱数を発生でき、従来例のように大規模な演算回路を
追加したり、大きな振幅誤差を容認したりする必要はな
い。
【００２７】なお、図１における比較回路７は、一般的
な比較回路の構成でもよいが、“１０１１”との大小を
判定する回路として図４の構成でもよい。比較回路７の
構成が極めて簡単であることが示される。
な比較回路の構成でもよいが、“１０１１”との大小を
判定する回路として図４の構成でもよい。比較回路７の
構成が極めて簡単であることが示される。
【００２８】本実施例では振幅０．７０７の乱数を発生
する例を述べたが、比較回路７における比較値“１０１
１”を変更することで、他の振幅が実現できることは明
らかである。また簡単のため４ビットの乱数を発生する
例を述べたが、任意のビット数に応用できる。
する例を述べたが、比較回路７における比較値“１０１
１”を変更することで、他の振幅が実現できることは明
らかである。また簡単のため４ビットの乱数を発生する
例を述べたが、任意のビット数に応用できる。
【００２９】
【発明の効果】以上説明したように本発明の乱数発生装
置は、乱数発生回路から出力される乱数のうち、所望振
幅より小さいものだけを選択するようにしたので、必ず
所望振幅の乱数が得られ、振幅誤差はない。また、演算
を施して振幅を変更することはないので、演算回路を必
要とせず、そのため回路規模が小さい。したがって、回
路規模が小さく、誤差のない所望振幅の乱数が得られ
る。
置は、乱数発生回路から出力される乱数のうち、所望振
幅より小さいものだけを選択するようにしたので、必ず
所望振幅の乱数が得られ、振幅誤差はない。また、演算
を施して振幅を変更することはないので、演算回路を必
要とせず、そのため回路規模が小さい。したがって、回
路規模が小さく、誤差のない所望振幅の乱数が得られ
る。
【図１】本発明の乱数発生装置の１実施の形態を示すブ
ロック図。
ロック図。
【図２】本発明の１実施例の動作タイミングチャート。
【図３】本発明の１実施例の動作タイミングチャート。
【図４】本発明の１実施例の比較回路の構成例。
【図５】ポリノミナルカウンタのブロック図。
【図６】ポリノミナルカウウンタの動作タイミングチャ
ート。
ート。
【図７】（ａ），（ｂ）ディザの説明図。
【図８】従来例のブロック図。
【図９】従来例のブロック図。
【図１０】従来例のブロック図。
１ リセットパルス ２ 要求パルス ３ クロックパルス ４ アンド回路 ５ オア回路 ６ 乱数発生回路 ７ 比較回路 ８ 比較結果信号線 ９ Ｄフリップフロップ １０ 乱数 １１ オア回路 １０１ 乱数発生回路 １０２ 定数発生回路 １０３ 乗算回路 ２０１ 乱数発生回路 ２０２ シフト回路 ２０３ シフト回路 ２０４ 加算回路 ３０１ 乱数発生回路 ３０２ シフト回路
Claims (3)
- 【請求項１】 クロックパルスに同期して動作し、要求
信号にしたがって所定語長の乱数を発生する乱数発生装
置において、 前記乱数発生装置が、１つの動作パルスの入力によって
所定語長の乱数を１つ発生するための乱数発生回路と、
前記乱数が所定数より小さいか否かを判定し比較結果信
号を出力するための比較回路と、前記要求信号と、前記
比較結果信号と、前記クロックパルスとを入力し、前記
要求信号によって前記動作パルスを発生するとともに、
前記比較結果信号が偽のときは前記クロックパルスによ
っても前記動作パルスを発生するように構成した論理回
路とを有することを特徴とする乱数発生装置。 - 【請求項２】 乱数発生回路が、前記所定語長と同数の
記憶素子を従属接続し、前記記憶素子の出力の組み合わ
せ論理を、従属接続された前記記憶素子の最初の１つの
素子の入力にフィードバックするポリノミナルカウンタ
回路であることを特徴とする請求項１記載の乱数発生装
置。 - 【請求項３】 論理回路が、比較結果信号の反転論理と
クロックパルスとの論理積を出力する論理積回路と、 前記論理積回路の出力と要求信号との論理和を出力する
論理和回路と、 を含むことを特徴とする請求項１または２記載の乱数発
生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182252A JP2842389B2 (ja) | 1996-07-11 | 1996-07-11 | 乱数発生装置 |
| US08/890,985 US5966313A (en) | 1996-07-11 | 1997-07-10 | Apparatus and method for generating random numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182252A JP2842389B2 (ja) | 1996-07-11 | 1996-07-11 | 乱数発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027088A JPH1027088A (ja) | 1998-01-27 |
| JP2842389B2 true JP2842389B2 (ja) | 1999-01-06 |
Family
ID=16115014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182252A Expired - Lifetime JP2842389B2 (ja) | 1996-07-11 | 1996-07-11 | 乱数発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5966313A (ja) |
| JP (1) | JP2842389B2 (ja) |
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-
1996
- 1996-07-11 JP JP8182252A patent/JP2842389B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-10 US US08/890,985 patent/US5966313A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1027088A (ja) | 1998-01-27 |
| US5966313A (en) | 1999-10-12 |
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