JP2835392B2 - 塗布装置における移動プログラム作成装置 - Google Patents
塗布装置における移動プログラム作成装置Info
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/30—Computing systems specially adapted for manufacturing
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- Coating Apparatus (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、塗布ヘッドを効率良く移動させる移動プ
ログラムを自動作成する塗布装置における移動プログラ
ム作成装置に関する。
ログラムを自動作成する塗布装置における移動プログラ
ム作成装置に関する。
［従来の技術］ 近年、印刷配線基板（以下基板という）にチップ部品
等の電子部品を表面実装する場合、部品搭載箇所に接着
剤を予め塗布し、その上に部品を搭載することにより部
品を半田付け前に仮固定している。
等の電子部品を表面実装する場合、部品搭載箇所に接着
剤を予め塗布し、その上に部品を搭載することにより部
品を半田付け前に仮固定している。
接着剤を塗布する場合は、塗布位置を示す座標データ
に基づいて移動プログラム作成装置が塗布ヘッドの移動
プログラムを作成し、この移動プログラムにより塗布装
置を制御して塗布ヘッドを移動させ基板上に接着剤を塗
布していく。
に基づいて移動プログラム作成装置が塗布ヘッドの移動
プログラムを作成し、この移動プログラムにより塗布装
置を制御して塗布ヘッドを移動させ基板上に接着剤を塗
布していく。
［発明が解決しようとする課題］ しかしながら、従来の移動プログラム作成装置では基
板の全塗布範囲に対して、塗布位置の座標データをＸ座
標値およびＹ座標値の小さい順（または大きい順）に並
べ変えて移動プログラムを作成していた。このようにし
て作成した移動プログラムでは、塗布ヘッドが単にＸ座
標値およびＹ座標値の順に移動するので、塗布ヘッドの
移動に無駄が多く、塗布ヘッドの移動距離が必要以上に
長くなっていた。そのため、接着剤の塗布に必要な時間
が長くかかっていた。
板の全塗布範囲に対して、塗布位置の座標データをＸ座
標値およびＹ座標値の小さい順（または大きい順）に並
べ変えて移動プログラムを作成していた。このようにし
て作成した移動プログラムでは、塗布ヘッドが単にＸ座
標値およびＹ座標値の順に移動するので、塗布ヘッドの
移動に無駄が多く、塗布ヘッドの移動距離が必要以上に
長くなっていた。そのため、接着剤の塗布に必要な時間
が長くかかっていた。
この発明は上記実情に鑑みてなされたもので、基板に
おける複数の塗布位置を塗布ヘッドが最短時間で移動す
る経路で移動して最短時間で塗布剤を塗布できる移動プ
ログラムを作成する塗布装置における移動プログラム作
成装置を提供することを目的とする。
おける複数の塗布位置を塗布ヘッドが最短時間で移動す
る経路で移動して最短時間で塗布剤を塗布できる移動プ
ログラムを作成する塗布装置における移動プログラム作
成装置を提供することを目的とする。
［課題を解決するための手段］ この発明は上記課題を解決するために、 基板上における塗布剤の塗布位置を示す座標データに
基づき塗布ヘッドの移動プログラムを作成する塗布装置
における移動プログラム作成装置であって、 基板における塗布位置範囲を示す基板サイズを複数の
ブロックに分割するブロック化手段と、 このブロック化手段により分割された１ブロックにお
いて塗布ヘッドの移動に要する１ブロック時間を演算す
る１ブロック時間演算手段と、 上記ブロック化手段により分割された上記１ブロック
を含む２ブロックにおいて塗布ヘッドの移動に要する２
ブロック時間を演算する２ブロック時間演算手段と、 上記１ブロック時間演算手段により演算された１ブロ
ック時間と２ブロック時間演算手段により演算された２
ブロック時間とを比較して最短時間で移動する経路を決
定する最短時間経路決定手段と、 この最短経路決定手段により決定された最短時間で移
動する経路により座標データを配列した移動プログラム
を作成するプログラム作成手段と を具備したことを特徴とする。
基づき塗布ヘッドの移動プログラムを作成する塗布装置
における移動プログラム作成装置であって、 基板における塗布位置範囲を示す基板サイズを複数の
ブロックに分割するブロック化手段と、 このブロック化手段により分割された１ブロックにお
いて塗布ヘッドの移動に要する１ブロック時間を演算す
る１ブロック時間演算手段と、 上記ブロック化手段により分割された上記１ブロック
を含む２ブロックにおいて塗布ヘッドの移動に要する２
ブロック時間を演算する２ブロック時間演算手段と、 上記１ブロック時間演算手段により演算された１ブロ
ック時間と２ブロック時間演算手段により演算された２
ブロック時間とを比較して最短時間で移動する経路を決
定する最短時間経路決定手段と、 この最短経路決定手段により決定された最短時間で移
動する経路により座標データを配列した移動プログラム
を作成するプログラム作成手段と を具備したことを特徴とする。
［作用］ この発明の作用は次の通りである。
ブロック化手段は基板における塗布位置範囲を示す基
板サイズをっ複数のブロックに分割し、１ブロック時間
演算手段はこのブロック化手段により分割された１ブロ
ックにおいて塗布ヘッドの移動に要する１ブロック時間
を演算して、２ブロック時間演算手段は上記ブロック化
手段により分割された上記１ブロックを含む２ブロック
において塗布ヘッドの移動に要する２ブロック時間を演
算する。
板サイズをっ複数のブロックに分割し、１ブロック時間
演算手段はこのブロック化手段により分割された１ブロ
ックにおいて塗布ヘッドの移動に要する１ブロック時間
を演算して、２ブロック時間演算手段は上記ブロック化
手段により分割された上記１ブロックを含む２ブロック
において塗布ヘッドの移動に要する２ブロック時間を演
算する。
そして、最短時間経路決定手段は上記１ブロック時間
演算手段により演算された１ブロック時間と２ブロック
時間演算手段により演算された２ブロック時間とを比較
して最短時間で移動する経路を決定し、プログラム作成
手段は最短時間経路決定手段により決定された最短時間
で移動する経路により座標データを配列した移動プログ
ラムを作成する。
演算手段により演算された１ブロック時間と２ブロック
時間演算手段により演算された２ブロック時間とを比較
して最短時間で移動する経路を決定し、プログラム作成
手段は最短時間経路決定手段により決定された最短時間
で移動する経路により座標データを配列した移動プログ
ラムを作成する。
従って、基板における複数の塗布位置を塗布ヘッドが
最短時間で移動する経路で移動して最短時間で塗布剤を
塗布できる移動プログラムを作成することができる。
最短時間で移動する経路で移動して最短時間で塗布剤を
塗布できる移動プログラムを作成することができる。
［実施例］ 以下、この発明の一実施例を図面を参照して説明す
る。第１図は、この発明を適用した塗布装置における移
動プログラム作成装置の回路構成を示すブロック図であ
る。
る。第１図は、この発明を適用した塗布装置における移
動プログラム作成装置の回路構成を示すブロック図であ
る。
CPU1は、制御プログラムおよび演算プログラムを記憶
したROM、演算回路および内部メモリ（共に図示せず）
を内蔵し、上記制御プログラムおよび演算プログラムに
より全体の動作を制御すると共に各種演算処理を実行す
る。また、CPU1にはブロック幅記憶部２、基板サイズ記
憶部３、座標データ記憶部４、部品データ記憶部５、プ
ログラムデータ記憶部６、RAM7、ブロックカウンタ８、
およびワークメモリ９が接続され、各部に対してデータ
の読み出し又は書き込みを行なう。
したROM、演算回路および内部メモリ（共に図示せず）
を内蔵し、上記制御プログラムおよび演算プログラムに
より全体の動作を制御すると共に各種演算処理を実行す
る。また、CPU1にはブロック幅記憶部２、基板サイズ記
憶部３、座標データ記憶部４、部品データ記憶部５、プ
ログラムデータ記憶部６、RAM7、ブロックカウンタ８、
およびワークメモリ９が接続され、各部に対してデータ
の読み出し又は書き込みを行なう。
ブロック幅記憶部２は、基板における接着剤の塗布範
囲を分割するブロック幅データ（TL）を記憶する。この
ブロック幅データ（TL）は、例えば「10mm」である。
囲を分割するブロック幅データ（TL）を記憶する。この
ブロック幅データ（TL）は、例えば「10mm」である。
基板サイズ記憶部３は、基板の長さを示す基板サイズ
（UB）を記憶する。この基板サイズ（UB）は基板の種類
により種々ことなるが例えば「38mm」である。
（UB）を記憶する。この基板サイズ（UB）は基板の種類
により種々ことなるが例えば「38mm」である。
座標データ記憶部４は、基板における接着剤の塗布位
置を示す座標データを基板に搭載される全部品に対応し
て記憶する。例えば、搭載部品が「100個」であれば座
標データ記憶部４に記憶される座標データの数も「10
0」である。
置を示す座標データを基板に搭載される全部品に対応し
て記憶する。例えば、搭載部品が「100個」であれば座
標データ記憶部４に記憶される座標データの数も「10
0」である。
部品データ記憶部５は、上記塗布位置に搭載される部
品を指定する部品データを記憶する。
品を指定する部品データを記憶する。
プログラムデータ記憶部６は、後述するプログラム作
成処理により作成された塗布ヘッドの移動プログラムを
記憶する。この移動プログラムは塗布ヘッドの移動時間
が最短時間になるように、座標データ記憶部４に記憶さ
れた複数の座標データを並べ変えたものである。
成処理により作成された塗布ヘッドの移動プログラムを
記憶する。この移動プログラムは塗布ヘッドの移動時間
が最短時間になるように、座標データ記憶部４に記憶さ
れた複数の座標データを並べ変えたものである。
RAM7は、ブロックカウンタ８の内容によりアドレス指
定されるもので、１ブロック時間記憶部7aと、２ブロッ
ク時間記憶部7bと、最短時間記憶部7cと、経路フラグ記
憶部7dと、区切りフラグ記憶部7eとを備えている。
定されるもので、１ブロック時間記憶部7aと、２ブロッ
ク時間記憶部7bと、最短時間記憶部7cと、経路フラグ記
憶部7dと、区切りフラグ記憶部7eとを備えている。
ブロックカウンタ８はCPU1により内容が書き換えられ
る。
る。
ワークメモリ９は２ブロック採用時最短時間記憶部9a
と、１ブロック採用時最短時間記憶部9bと、ブロック数
記憶部9cとを備えている。
と、１ブロック採用時最短時間記憶部9bと、ブロック数
記憶部9cとを備えている。
次に、第２図ないし第６図を参照して上記実施例の動
作を説明する。第２図は移動プログラム作成処理の動作
を示すフローチャートであり、第３図ないし第５図は移
動プログラム作成処理における各サブルーチンの詳細な
動作を示すフローチャートである。第６図は移動プログ
ラム作成処理における最短時間で移動する経路のシミュ
レーションと、その時のメモリの記憶状態の変化を示す
図である。第６図（Ａ）は基板を４つに分割した例と、
RAM7の初期状態とを示す図である。
作を説明する。第２図は移動プログラム作成処理の動作
を示すフローチャートであり、第３図ないし第５図は移
動プログラム作成処理における各サブルーチンの詳細な
動作を示すフローチャートである。第６図は移動プログ
ラム作成処理における最短時間で移動する経路のシミュ
レーションと、その時のメモリの記憶状態の変化を示す
図である。第６図（Ａ）は基板を４つに分割した例と、
RAM7の初期状態とを示す図である。
動作説明に先立ち、本発明の移動プログラム作成処理
の概略を述べる。まず、基板を複数のブロックに分割す
る。次に、ブロック幅を１ブロックと２ブロックとに交
互に変更して各ブロック毎の塗布ヘッドの移動時間をシ
ミュレーションし、塗布ヘッドが最短時間で移動できる
ブロックの区切り方を求める。そして、求められたブロ
ックの区切り方に基づいて基板を分割し、各ブロック毎
に最短時間で移動する経路を求めて座標データを並べ変
えた移動プログラムを作成するものである。
の概略を述べる。まず、基板を複数のブロックに分割す
る。次に、ブロック幅を１ブロックと２ブロックとに交
互に変更して各ブロック毎の塗布ヘッドの移動時間をシ
ミュレーションし、塗布ヘッドが最短時間で移動できる
ブロックの区切り方を求める。そして、求められたブロ
ックの区切り方に基づいて基板を分割し、各ブロック毎
に最短時間で移動する経路を求めて座標データを並べ変
えた移動プログラムを作成するものである。
移動プログラム作成処理を実行する前に、ブロック幅
記憶部２、基板サイズ記憶部３、座標データ記憶部４、
および部品データ記憶部５には夫々データを記憶させて
おく。この場合、ブロック幅記憶部２にはブロック幅デ
ータTLとして「10」が記憶され、基板サイズ記憶部３に
は基板サイズデータUBとして「38」が記憶されていると
する。そして、図示しないキー入力部で例えばスタート
命令を入力すると第２図の処理が開始される。
記憶部２、基板サイズ記憶部３、座標データ記憶部４、
および部品データ記憶部５には夫々データを記憶させて
おく。この場合、ブロック幅記憶部２にはブロック幅デ
ータTLとして「10」が記憶され、基板サイズ記憶部３に
は基板サイズデータUBとして「38」が記憶されていると
する。そして、図示しないキー入力部で例えばスタート
命令を入力すると第２図の処理が開始される。
ブロック化処理 まず、ステップA1においてブロック化処理のサブルー
チンが実行される。このブロック化処理は、ユーザーブ
ロックを効率的に分割できるブロック数ｎを求めるもの
で、詳細は第３図に示すとおりである。
チンが実行される。このブロック化処理は、ユーザーブ
ロックを効率的に分割できるブロック数ｎを求めるもの
で、詳細は第３図に示すとおりである。
ステップB1では「UB÷TL」の演算が実行され、分割す
るブロック数ｎが求められる。即ち、基板サイズデータ
UB「38」をブロック幅データTL「10」で除算し、除算結
果「3.8」の整数部「３」をブロック数ｎとしてブロッ
ク数記憶部9cに記憶する。（以下、ブロック数記憶部9c
の内容を単にブロック数ｎと記載する。） 次のステップB2は分割の端数を求める処理で、「UB−
（ｎ×TL）」の演算が実行される。即ち、「38−（３×
10）」が実行され、演算結果「８」が分割の端数として
CPU1内のレジスタｄ（図示せず）に記憶される。
るブロック数ｎが求められる。即ち、基板サイズデータ
UB「38」をブロック幅データTL「10」で除算し、除算結
果「3.8」の整数部「３」をブロック数ｎとしてブロッ
ク数記憶部9cに記憶する。（以下、ブロック数記憶部9c
の内容を単にブロック数ｎと記載する。） 次のステップB2は分割の端数を求める処理で、「UB−
（ｎ×TL）」の演算が実行される。即ち、「38−（３×
10）」が実行され、演算結果「８」が分割の端数として
CPU1内のレジスタｄ（図示せず）に記憶される。
続くステップB3において、「TL÷２」の演算結果
「５」と、レジスタｄの内容「８」とが比較される。こ
のステップB3で、「ｄ＜TL÷２」即ちブロック幅データ
TLの1/2よりも分割の端数の方が小さいと判断された場
合は第３図の処理を終了する。また、「ｄ≧TL÷２」即
ち分割の端数がブロック幅データTLの1/2以上であると
判断されるとステップB4に進む。いま、「ｄ≧TL÷２」
なのでステップB4が実行される。
「５」と、レジスタｄの内容「８」とが比較される。こ
のステップB3で、「ｄ＜TL÷２」即ちブロック幅データ
TLの1/2よりも分割の端数の方が小さいと判断された場
合は第３図の処理を終了する。また、「ｄ≧TL÷２」即
ち分割の端数がブロック幅データTLの1/2以上であると
判断されるとステップB4に進む。いま、「ｄ≧TL÷２」
なのでステップB4が実行される。
ステップB4においては分割の端数がブロック幅データ
TLの1/2と比較して大きいので、ブロック数ｎが「１」
増加される。即ち、ブロック数ｎが＋１されて「４」と
なる。このステップB4の実行により第３図のブロック化
処理を終了し、第２図のステップA2に進む。
TLの1/2と比較して大きいので、ブロック数ｎが「１」
増加される。即ち、ブロック数ｎが＋１されて「４」と
なる。このステップB4の実行により第３図のブロック化
処理を終了し、第２図のステップA2に進む。
ｉ＝１のとき ステップA2では、ブロックカウンタ（ｉ）８の内容を
「１」に設定する。このブロックカウンタ８は、塗布時
間をシミュレーションして評価する際にブロックを指定
するポインタである。（以下、ブロックカウンタ８を単
にｉと記載する。） 次のステップA3において、Niブロック評価が行なわれ
る。即ち、ｉで指定されるブロック（この場合、第１ブ
ロック）の塗布範囲について、第６図（Ｂ）に示すＦの
経路で塗布ヘッドの移動がシミュレーションされ、塗布
時間「ft1」が求められる。そして、この塗布時間「f
t1」は第６図（Ｂ）に示すように、ｉで指定される１ブ
ロック時間記憶部7aのエリアFi即ちエリアF1に記憶され
る。
「１」に設定する。このブロックカウンタ８は、塗布時
間をシミュレーションして評価する際にブロックを指定
するポインタである。（以下、ブロックカウンタ８を単
にｉと記載する。） 次のステップA3において、Niブロック評価が行なわれ
る。即ち、ｉで指定されるブロック（この場合、第１ブ
ロック）の塗布範囲について、第６図（Ｂ）に示すＦの
経路で塗布ヘッドの移動がシミュレーションされ、塗布
時間「ft1」が求められる。そして、この塗布時間「f
t1」は第６図（Ｂ）に示すように、ｉで指定される１ブ
ロック時間記憶部7aのエリアFi即ちエリアF1に記憶され
る。
続くステップA4では、ｉの内容「１」とブロック数ｎ
「４」とが比較される。このステップA4で「ｉ＜ｎ」の
場合はステップA5に進み、「ｉ＝ｎ」の場合はステップ
A6に進む。この場合、「ｉ＜ｎ」であるからステップA5
が実行される。
「４」とが比較される。このステップA4で「ｉ＜ｎ」の
場合はステップA5に進み、「ｉ＝ｎ」の場合はステップ
A6に進む。この場合、「ｉ＜ｎ」であるからステップA5
が実行される。
ステップA5において、Ni〜Ni+1ブロック評価が行なわ
れる。即ち、ｉで指定されるブロック（この場合、第１
ブロック）とｉ＋１で指定されるブロック（この場合、
第２ブロック）との２ブロック分の塗布範囲について、
第６図（Ｂ）に示すＳの経路で塗布ヘッドの移動がシミ
ュレーションされ、塗布時間「st1」が求められる。そ
して、この塗布時間「st1」は第６図（Ｂ）に示すよう
に、ｉの内容で指定される２ブロック時間記憶部7bのエ
リアSi即ちエリアS1に記憶される。このステップA5から
はステップA7のTiの計算処理のサブルーチンに進む。
れる。即ち、ｉで指定されるブロック（この場合、第１
ブロック）とｉ＋１で指定されるブロック（この場合、
第２ブロック）との２ブロック分の塗布範囲について、
第６図（Ｂ）に示すＳの経路で塗布ヘッドの移動がシミ
ュレーションされ、塗布時間「st1」が求められる。そ
して、この塗布時間「st1」は第６図（Ｂ）に示すよう
に、ｉの内容で指定される２ブロック時間記憶部7bのエ
リアSi即ちエリアS1に記憶される。このステップA5から
はステップA7のTiの計算処理のサブルーチンに進む。
Tiの計算処理 ステップA7に示すTiの計算処理は、N1からNiまでのブ
ロックについて塗布ヘッドの移動が最短時間となる経路
を求めるもので、求められた経路は経路フラグ記憶部
（FGi）7dに記憶される。このTiの計算処理のサブルー
チンの詳細は第４図に示すとおりである。
ロックについて塗布ヘッドの移動が最短時間となる経路
を求めるもので、求められた経路は経路フラグ記憶部
（FGi）7dに記憶される。このTiの計算処理のサブルー
チンの詳細は第４図に示すとおりである。
まず、ステップC1でｉの内容が「１」か否かが判断さ
れる。このステップC1で「ｉ＞１」と判断された場合は
ステップC2に進み、「ｉ＝１」と判断された場合はステ
ップC3に進む。いま、ｉの内容は「１」なのでステップ
C3が実行される。
れる。このステップC1で「ｉ＞１」と判断された場合は
ステップC2に進み、「ｉ＝１」と判断された場合はステ
ップC3に進む。いま、ｉの内容は「１」なのでステップ
C3が実行される。
ステップC3において、ｉで指定される最短時間記憶部
7cのエリアTi即ちエリラT1に、エリアF1の内容「ft1」
が最短時間「t1」として記憶されると共に、ｉで指定さ
れる経路フラグ記憶部7dのエリアFGi即ちエリアFG1にフ
ラグ‘F'が記憶される。このステップC3の実行後は第４
図の処理を終了し、第２図のステップA8に進む。
7cのエリアTi即ちエリラT1に、エリアF1の内容「ft1」
が最短時間「t1」として記憶されると共に、ｉで指定さ
れる経路フラグ記憶部7dのエリアFGi即ちエリアFG1にフ
ラグ‘F'が記憶される。このステップC3の実行後は第４
図の処理を終了し、第２図のステップA8に進む。
ステップA8では、上記ステップA4と同様にｉの内容
「１」とブロック数ｎ「４」とが比較される。このステ
ップA8で「ｉ≧ｎ」の場合はステップA9に進み、「ｉ＜
ｎ」の場合はステップA10に進む。この場合、「ｉ＜
ｎ」であるからステップA10が実行される。
「１」とブロック数ｎ「４」とが比較される。このステ
ップA8で「ｉ≧ｎ」の場合はステップA9に進み、「ｉ＜
ｎ」の場合はステップA10に進む。この場合、「ｉ＜
ｎ」であるからステップA10が実行される。
ステップA10において、ｉが＋１されて「２」とな
る。このステップA10の実行後はステップA3に戻る。
る。このステップA10の実行後はステップA3に戻る。
ｉ＝２のとき 次のステップA3において、Niブロック評価が行なわれ
る。即ち、ｉ（＝２）で指定されるブロック（この場
合、第２ブロック）の塗布範囲について、第６図（Ｃ）
に示すＦの経路で塗布ヘッドの移動がシミュレーション
され、塗布時間「ft2」が求められる。そして、この塗
布時間「ft2」は第６図（Ｃ）に示すように、ｉで指定
される１ブロック時間記憶部7aのエリアFi即ちエリアF2
に記憶される。
る。即ち、ｉ（＝２）で指定されるブロック（この場
合、第２ブロック）の塗布範囲について、第６図（Ｃ）
に示すＦの経路で塗布ヘッドの移動がシミュレーション
され、塗布時間「ft2」が求められる。そして、この塗
布時間「ft2」は第６図（Ｃ）に示すように、ｉで指定
される１ブロック時間記憶部7aのエリアFi即ちエリアF2
に記憶される。
続くステップA4では、ｉの内容「２」とブロック数ｎ
「４」とが比較される。このステップA4で「ｉ＜ｎ」の
場合はステップA5に進み、「ｉ＝ｎ」の場合はステップ
A6に進む。この場合「ｉ＜ｎ」であるからステップA5が
実行される。
「４」とが比較される。このステップA4で「ｉ＜ｎ」の
場合はステップA5に進み、「ｉ＝ｎ」の場合はステップ
A6に進む。この場合「ｉ＜ｎ」であるからステップA5が
実行される。
ステップA5において、Ni〜Ni+1ブロック評価が行なわ
れる。即ち、ｉで指定されるブロック（この場合、第２
ブロック）とｉ＋１で指定されるブロック（この場合、
第３ブロック）との２ブロック分の塗布範囲について、
第６図（Ｃ）に示すＳの経路で塗布ヘッドの移動がシミ
ュレーションされ、塗布時間「st2」が求められる。そ
して、この塗布時間「st2」は第６図（Ｃ）に示すよう
に、ｉの内容で指定される２ブロック時間記憶部7bのエ
リアSi即ちエリアS2に記憶される。このステップA5から
はステップA7のTiの計算処理のサブルーチンに進む。
れる。即ち、ｉで指定されるブロック（この場合、第２
ブロック）とｉ＋１で指定されるブロック（この場合、
第３ブロック）との２ブロック分の塗布範囲について、
第６図（Ｃ）に示すＳの経路で塗布ヘッドの移動がシミ
ュレーションされ、塗布時間「st2」が求められる。そ
して、この塗布時間「st2」は第６図（Ｃ）に示すよう
に、ｉの内容で指定される２ブロック時間記憶部7bのエ
リアSi即ちエリアS2に記憶される。このステップA5から
はステップA7のTiの計算処理のサブルーチンに進む。
Tiの計算処理 ステップA7に示すTiの計算処理は、N1からNiまでのブ
ロックについて塗布ヘッドの移動が最短時間となる経路
を求めるもので、求められた経路は経路フラグ記憶部
（FGi）7dに記憶される。このTiの計算処理サブルーチ
ンの詳細は第４図に示すとおりである。
ロックについて塗布ヘッドの移動が最短時間となる経路
を求めるもので、求められた経路は経路フラグ記憶部
（FGi）7dに記憶される。このTiの計算処理サブルーチ
ンの詳細は第４図に示すとおりである。
まず、ステップC1でｉの内容が「１」か否かが判断さ
れる。このステップC1で「ｉ＞１」と判断された場合は
ステップC2に進み、「ｉ＝１」と判断された場合はステ
ップC3に進む。いま、ｉの内容は「２」なのでステップ
C2が実行される。
れる。このステップC1で「ｉ＞１」と判断された場合は
ステップC2に進み、「ｉ＝１」と判断された場合はステ
ップC3に進む。いま、ｉの内容は「２」なのでステップ
C2が実行される。
ステップC2において、「ｉ−２」で指定される最短時
間記憶部7cのエリアTi-2即ちエリアT0の内容「０」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS1の内容「st1」とを加算し、この加
算結果「st1」を２ブロック採用時最短時間記憶部（R
1）9aに記憶する。このステップC2の実行後はステップC
4に進む。
間記憶部7cのエリアTi-2即ちエリアT0の内容「０」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS1の内容「st1」とを加算し、この加
算結果「st1」を２ブロック採用時最短時間記憶部（R
1）9aに記憶する。このステップC2の実行後はステップC
4に進む。
ステップC4では、「ｉ−１」で指定される最短時間記
憶部7cのエリアTi-1即ちエリアT1の内容「t1」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF2の内容「ft2」とを加算し、この加算結果「t1＋f
t2」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
憶部7cのエリアTi-1即ちエリアT1の内容「t1」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF2の内容「ft2」とを加算し、この加算結果「t1＋f
t2」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
次に、ステップC5によりR1の内容「st1」とR2の内容
「t1＋ft2」とを比較する。このステップC5で「R1≦R
2」の場合はステップC6に進み、「R1＞R2」の場合はス
テップC7に進む。いま、「st1」と「t1＋ft2」との大小
関係は第６図（Ｃ）に示すとおりであるから、「R1＞R
2」と判断されてステップC7が実行される。
「t1＋ft2」とを比較する。このステップC5で「R1≦R
2」の場合はステップC6に進み、「R1＞R2」の場合はス
テップC7に進む。いま、「st1」と「t1＋ft2」との大小
関係は第６図（Ｃ）に示すとおりであるから、「R1＞R
2」と判断されてステップC7が実行される。
ステップC7では、ｉ（＝２）で指定される最短時間記
憶部7cのエリアTi即ちエリアT2に、R2の内容「t1＋f
t2」が最短時間「t2」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG2
にフラグ‘F'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
憶部7cのエリアTi即ちエリアT2に、R2の内容「t1＋f
t2」が最短時間「t2」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG2
にフラグ‘F'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
ステップA8では、上述と同様にｉの内容「２」とブロ
ック数ｎ「４」とが比較される。この場合、「ｉ＜ｎ」
であるからステップA10が実行される。ステップA10にお
いて、ｉが＋１されて「３」となる。このステップA10
の実行後はステップA3に戻る。
ック数ｎ「４」とが比較される。この場合、「ｉ＜ｎ」
であるからステップA10が実行される。ステップA10にお
いて、ｉが＋１されて「３」となる。このステップA10
の実行後はステップA3に戻る。
ｉ＝３のとき 次のステップA3において、Niブロック評価が行なわれ
る。即ち、ｉ（＝３）で指定されるブロック（この場
合、第３ブロック）の塗布範囲について、第６図（Ｄ）
に示すＦの経路で塗布ヘッドの移動がシミュレーション
され、塗布時間「ft3」が求められる。そして、この塗
布時間「ft3」は第６図（Ｄ）に示すように、ｉで指定
される１ブロック時間記憶部7aのエリアFi即ちエリアF3
に記憶される。
る。即ち、ｉ（＝３）で指定されるブロック（この場
合、第３ブロック）の塗布範囲について、第６図（Ｄ）
に示すＦの経路で塗布ヘッドの移動がシミュレーション
され、塗布時間「ft3」が求められる。そして、この塗
布時間「ft3」は第６図（Ｄ）に示すように、ｉで指定
される１ブロック時間記憶部7aのエリアFi即ちエリアF3
に記憶される。
続くステップA4では上述と同様に、ｉの内容「３」と
ブロック数ｎ「４」とが比較される。この場合、「ｉ＜
ｎ」であるからステップA5が実行される。ステップA5に
おいて、Ni〜Ni+1ブロック評価が行なわれる。即ち、ｉ
で指定されるブロック（この場合、第３ブロック）とｉ
＋１で指定されるブロック（この場合、第４ブロック）
との２ブロック分の塗布範囲について、第６図（Ｄ）に
示すＳの経路で塗布ヘッドの移動がシミュレーションさ
れ、塗布時間「st3」が求められる。そして、この塗布
時間「st3」は第６図（Ｄ）に示すように、ｉの内容で
指定される２ブロック時間記憶部7bのエリアSi即ちエリ
アS3に記憶される。このステップA5からはステップA7の
Tiの計算処理のサブルーチンに進む。
ブロック数ｎ「４」とが比較される。この場合、「ｉ＜
ｎ」であるからステップA5が実行される。ステップA5に
おいて、Ni〜Ni+1ブロック評価が行なわれる。即ち、ｉ
で指定されるブロック（この場合、第３ブロック）とｉ
＋１で指定されるブロック（この場合、第４ブロック）
との２ブロック分の塗布範囲について、第６図（Ｄ）に
示すＳの経路で塗布ヘッドの移動がシミュレーションさ
れ、塗布時間「st3」が求められる。そして、この塗布
時間「st3」は第６図（Ｄ）に示すように、ｉの内容で
指定される２ブロック時間記憶部7bのエリアSi即ちエリ
アS3に記憶される。このステップA5からはステップA7の
Tiの計算処理のサブルーチンに進む。
Tiの計算処理 ステップA7に示すTiの計算処理は、上述と同様に、詳
細は第４図に示すとおりである。
細は第４図に示すとおりである。
上記と同様に、ステップC1でｉの内容が「１」か否か
が判断され、ｉの内容は「３」なので「ｉ＞１」となり
ステップC2が実行される。
が判断され、ｉの内容は「３」なので「ｉ＞１」となり
ステップC2が実行される。
ステップC2において、「ｉ−２」で指定される最短時
間記憶部7cのエリアTi-2即ちエリアT1の内容「t1」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS2の内容「st2」とを加算し、この加
算結果「t1＋st2」を２ブロック採用時最短時間記憶部
（R1）9aに記憶する。このステップC2の実行後はステッ
プC4に進む。
間記憶部7cのエリアTi-2即ちエリアT1の内容「t1」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS2の内容「st2」とを加算し、この加
算結果「t1＋st2」を２ブロック採用時最短時間記憶部
（R1）9aに記憶する。このステップC2の実行後はステッ
プC4に進む。
ステップC4では、「ｉ−１」で指定される最短時間記
憶部7cのエリアTi-1即ちエリアT2の内容「t2」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF3の内容「ft3」とを加算し、この加算結果「t2＋f
t3」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
憶部7cのエリアTi-1即ちエリアT2の内容「t2」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF3の内容「ft3」とを加算し、この加算結果「t2＋f
t3」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
次に、ステップC5によりR1の内容「t1＋st2」とR2の
内容「t2＋ft3」とを比較する。このステップC5で「R1
≦R2」の場合はステップC6に進み、「R1＞R2」の場合は
ステップC7に進む。今、「t1＋st2」と「t2＋ft3」との
大小関係は第６図（Ｄ）に示すとおりであるから、「R1
≦R2」と判断されてステップC6が実行される。
内容「t2＋ft3」とを比較する。このステップC5で「R1
≦R2」の場合はステップC6に進み、「R1＞R2」の場合は
ステップC7に進む。今、「t1＋st2」と「t2＋ft3」との
大小関係は第６図（Ｄ）に示すとおりであるから、「R1
≦R2」と判断されてステップC6が実行される。
ステップC6では、ｉ（＝３）で指定される最短時間記
憶部7cのエリアTi即ちエリアT3に、R1の内容「t1＋s
t2」が最短時間「t3」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG3
にフラグ‘S'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
憶部7cのエリアTi即ちエリアT3に、R1の内容「t1＋s
t2」が最短時間「t3」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG3
にフラグ‘S'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
ステップA8では、上述と同様にｉの内容「３」とブロ
ック数ｎ「４」とが比較される。この場合、「ｉ＜ｎ」
であるからステップA10が実行される。ステップA10にお
いて、ｉが＋１されて「４」となる。このステップA10
の実行後はステップA3に戻る。
ック数ｎ「４」とが比較される。この場合、「ｉ＜ｎ」
であるからステップA10が実行される。ステップA10にお
いて、ｉが＋１されて「４」となる。このステップA10
の実行後はステップA3に戻る。
ｉ＝４のとき ステップA3では、Niブロック評価が行なわれる。即
ち、ｉ（＝４）で指定されるブロック（この場合、第４
ブロック）の塗布範囲について、第６図（Ｅ）に示すＦ
の経路で塗布ヘッドの移動がシミュレーションされ、塗
布時間「ft4」が求められる。そして、この塗布時間「f
t4」は第６図（Ｅ）に示すように、ｉで指定さる１ブロ
ック時間記憶部7aのエリアFi即ちエリアF4に記憶され
る。
ち、ｉ（＝４）で指定されるブロック（この場合、第４
ブロック）の塗布範囲について、第６図（Ｅ）に示すＦ
の経路で塗布ヘッドの移動がシミュレーションされ、塗
布時間「ft4」が求められる。そして、この塗布時間「f
t4」は第６図（Ｅ）に示すように、ｉで指定さる１ブロ
ック時間記憶部7aのエリアFi即ちエリアF4に記憶され
る。
続くステップA4において、ｉの内容「４」とブロック
数ｎ「４」とが比較される。この場合、「ｉ＝ｎ」と判
断されてステップA6に進む。
数ｎ「４」とが比較される。この場合、「ｉ＝ｎ」と判
断されてステップA6に進む。
ステップA6では、第６図（Ｅ）に示すようにｉの内容
で指定される２ブロック時間記憶部7bのエリアSi即ちエ
リアS4に「０」が記憶される。このステップA6の実行後
はステップA7のTiの計算処理のサブルーチンに進む。
で指定される２ブロック時間記憶部7bのエリアSi即ちエ
リアS4に「０」が記憶される。このステップA6の実行後
はステップA7のTiの計算処理のサブルーチンに進む。
Tiの計算処理 ステップA7では、上述と同様に第４図に示す処理が実
行される。
行される。
上記と同様に、ステップC1でｉの内容が「１」か否か
が判断される。いま、ｉの内容は「４」であるから「ｉ
＞１」と判断されてステップC2に進む。
が判断される。いま、ｉの内容は「４」であるから「ｉ
＞１」と判断されてステップC2に進む。
ステップC2において、「ｉ−２」で指定される最短時
間記憶部7cのエリアTi-2即ちエリアT2の内容「t2」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS3の内容「st3」とを加算し、この加
算結果「t2＋st3」を２ブロック採用時最短時間記憶部
（R1）9aに記憶する。このステップC2の実行後はステッ
プC4に進む。
間記憶部7cのエリアTi-2即ちエリアT2の内容「t2」と、
「ｉ−１」で指定される２ブロック時間記憶部7bのエリ
アSi-1即ちエリアS3の内容「st3」とを加算し、この加
算結果「t2＋st3」を２ブロック採用時最短時間記憶部
（R1）9aに記憶する。このステップC2の実行後はステッ
プC4に進む。
ステップC4では、「ｉ−１」で指定される最短時間記
憶部7cのエリアTi-1即ちエリアT3の内容「t3」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF4の内容「ft4」とを加算し、この加算結果「t3＋f
t4」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
憶部7cのエリアTi-1即ちエリアT3の内容「t3」と、ｉで
指定される１ブロック時間記憶部7aのエリアFi即ちエリ
アF4の内容「ft4」とを加算し、この加算結果「t3＋f
t4」を１ブロック採用時最短時間記憶部（R2）9bに記憶
する。
次に、ステップC5によりR1の内容「t2＋st3」とR2の
内容「t3＋ft4」とを比較する。いま、R1の内容「t2＋s
t3」とR2の内容「t3＋ft4」との大小関係は第６図
（Ｅ）に示すとおりであるから、「R1＞R2」と判断され
てステップC7が実行される。
内容「t3＋ft4」とを比較する。いま、R1の内容「t2＋s
t3」とR2の内容「t3＋ft4」との大小関係は第６図
（Ｅ）に示すとおりであるから、「R1＞R2」と判断され
てステップC7が実行される。
ステップC7では、ｉ（＝４）で指定される最短時間記
憶部7cのエリアTi即ちエリアT4に、R2の内容「t3＋f
t4」が最短時間「t4」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG4
にフラグ‘F'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
憶部7cのエリアTi即ちエリアT4に、R2の内容「t3＋f
t4」が最短時間「t4」として記憶されると共に、ｉで指
定される経路フラグ記憶部7dのエリアFGi即ちエリアFG4
にフラグ‘F'が記憶される。このステップC7の実行後は
第４図の処理を終了し、第２図のステップA8に進む。
ステップA8では、上述と同様にｉの内容「４」とブロ
ック数ｎ「４」とが比較される。この場合、「ｉ≧ｎ」
であるからステップA9が実行される。
ック数ｎ「４」とが比較される。この場合、「ｉ≧ｎ」
であるからステップA9が実行される。
ステップA9において、ブロッキング処理が実行され
る。
る。
ブロッキング処理 ステップA9のブロッキング処理は、ブロックの組合せ
を決定するもので、決定されたブロックの組合せは区切
りフラグ記憶部（Ki）7eに記憶される。このブロッキン
グ処理のサブルーチンの詳細は第５図に示すとおりであ
る。第７図はブロッキング処理における経路フラグ記憶
部7dの記憶内容の変化を示す図である。いま、経路フラ
グ記憶部7dの記憶内容は第７図（Ａ）に示す状態になっ
ている。
を決定するもので、決定されたブロックの組合せは区切
りフラグ記憶部（Ki）7eに記憶される。このブロッキン
グ処理のサブルーチンの詳細は第５図に示すとおりであ
る。第７図はブロッキング処理における経路フラグ記憶
部7dの記憶内容の変化を示す図である。いま、経路フラ
グ記憶部7dの記憶内容は第７図（Ａ）に示す状態になっ
ている。
まず、ステップD1ではブロック数ｎ「４」がｉに書き
込まれる。次のステップD2において、ｉで指定される経
路フラグ記憶部7dのエリアFGi即ちエリアFG4の内容が判
断される。このステップD2で、エリアFGiの内容が‘F'
の場合はステップD3に進み、‘S'の場合はステップD5に
進む。この場合、エリアFG4の内容は‘F'であるからス
テップD3が実行される。
込まれる。次のステップD2において、ｉで指定される経
路フラグ記憶部7dのエリアFGi即ちエリアFG4の内容が判
断される。このステップD2で、エリアFGiの内容が‘F'
の場合はステップD3に進み、‘S'の場合はステップD5に
進む。この場合、エリアFG4の内容は‘F'であるからス
テップD3が実行される。
ステップD3では、第７図（Ｂ）に示すように、ｉで指
定される区切りフラグ記憶部7eのエリアKi即ちエリアK4
に「ON」コードを書き込む。次に、ステップD4によりｉ
が−１されて「３」になる。続くステップD7では、ステ
ップC1と同様にｉの内容が判断される。いま、「ｉ＝
３」であるから「ｉ≧１」と判断されてステップD2に戻
る。
定される区切りフラグ記憶部7eのエリアKi即ちエリアK4
に「ON」コードを書き込む。次に、ステップD4によりｉ
が−１されて「３」になる。続くステップD7では、ステ
ップC1と同様にｉの内容が判断される。いま、「ｉ＝
３」であるから「ｉ≧１」と判断されてステップD2に戻
る。
ステップD2では上述と同様に、ｉで指定される経路フ
ラグ記憶部7dのエリアFGi即ちエリアFG3の内容が判断さ
れる。今、エリアFG4の内容は第７図（Ｃ）に示すよう
に、‘S'であるからステップD5に進む。
ラグ記憶部7dのエリアFGi即ちエリアFG3の内容が判断さ
れる。今、エリアFG4の内容は第７図（Ｃ）に示すよう
に、‘S'であるからステップD5に進む。
ステップD5においては、第７図（Ｃ）に示すように、
ｉで指定される区切りフラグ記憶部7eのエリアKi即ちエ
リアK3に「ON」コードを書き込むと共に、「ｉ−１」で
指定される区切りフラグ記憶部7eのエリアKi-1即ちエリ
アK2に「OFF」コードを書き込む。
ｉで指定される区切りフラグ記憶部7eのエリアKi即ちエ
リアK3に「ON」コードを書き込むと共に、「ｉ−１」で
指定される区切りフラグ記憶部7eのエリアKi-1即ちエリ
アK2に「OFF」コードを書き込む。
次に、ステップD6ではｉは−２されて「１」になる。
続くステップD7では、ステップC1と同様にｉの内容が判
断される。いま、「ｉ＝１」であるから「ｉ≧１」と判
断されてステップD2に戻る。
続くステップD7では、ステップC1と同様にｉの内容が判
断される。いま、「ｉ＝１」であるから「ｉ≧１」と判
断されてステップD2に戻る。
ステップD2において、ｉで指定される経路フラグ記憶
部7dのエリアFGi即ちエリアFG1の内容が判断される。い
ま、エリアFG1の内容は第７図（Ｄ）に示すように、
‘F'であるからステップD3が実行される。
部7dのエリアFGi即ちエリアFG1の内容が判断される。い
ま、エリアFG1の内容は第７図（Ｄ）に示すように、
‘F'であるからステップD3が実行される。
ステップD3では、第７図（Ｄ）に示すように、ｉで指
定される区切りフラグ記憶部7eのエリアKi即ちエリアK1
に「ON」コードを書き込む。次に、ステップD4によりｉ
が−１されて「０」になる。続くステップD7では、ステ
ップC1と同様にｉの内容が判断される。いま、「ｉ＝
０」であるから「ｉ＜１」と判断されて第５図のブロッ
キング処理を終了し、第２図のステップA11が実行され
る。
定される区切りフラグ記憶部7eのエリアKi即ちエリアK1
に「ON」コードを書き込む。次に、ステップD4によりｉ
が−１されて「０」になる。続くステップD7では、ステ
ップC1と同様にｉの内容が判断される。いま、「ｉ＝
０」であるから「ｉ＜１」と判断されて第５図のブロッ
キング処理を終了し、第２図のステップA11が実行され
る。
上記ブロッキング処理の結果、区切りフラグ記憶部7e
の記憶内容は第７図（Ｅ）に示す状態になり、記号
「▲」で図示したように、第１ブロックと第２ブロック
との間および第３ブロックと第４ブロックとの間が区切
りとなる。
の記憶内容は第７図（Ｅ）に示す状態になり、記号
「▲」で図示したように、第１ブロックと第２ブロック
との間および第３ブロックと第４ブロックとの間が区切
りとなる。
さて、ステップA11のプログラム作成処理では、区切
りフラグ記憶部7eの記憶内容に基づいて、各ブロックを
１ブロック毎に分割するか、または２ブロック毎に分割
するかを判断する。そして、分割されたブロック毎に最
短時間で移動する経路を求め、座標データ記憶部４に記
憶された座標データを並べ変えた移動プログラムを作成
する。作成された移動プログラムは、プログラムデータ
記憶部６に記憶される。このステップA11の実行により
第２図の移動プログラム作成処理を終了する。
りフラグ記憶部7eの記憶内容に基づいて、各ブロックを
１ブロック毎に分割するか、または２ブロック毎に分割
するかを判断する。そして、分割されたブロック毎に最
短時間で移動する経路を求め、座標データ記憶部４に記
憶された座標データを並べ変えた移動プログラムを作成
する。作成された移動プログラムは、プログラムデータ
記憶部６に記憶される。このステップA11の実行により
第２図の移動プログラム作成処理を終了する。
［発明の効果］ 以上詳述したように、この発明によれば基板における
複数の塗布位置を塗布ヘッドが最短時間で移動する経路
で移動して最短時間で塗布剤を塗布できる移動プログラ
ムを作成する塗布装置における移動プログラム作成装置
を提供することができる。
複数の塗布位置を塗布ヘッドが最短時間で移動する経路
で移動して最短時間で塗布剤を塗布できる移動プログラ
ムを作成する塗布装置における移動プログラム作成装置
を提供することができる。
図面は発明の一実施例を示すもので、第１図は回路構成
を示すブロック図、第２図ないし第５図は夫々動作を示
すフローチャート、第６図移動プログラム作成処理にお
ける最短時間で移動する経路のシミュレーションおよび
メモリの記憶状態の変化を示す図、第７図はメモリの記
憶状態の変化を示す図である。 １……CPU、２……ブロック幅記憶部、３……基板サイ
ズ記憶部、４……座標データ記憶部、５……部品データ
記憶部、６……プログラムデータ記憶部、７……RAM、
８……ブロックカウンタ、９……ワークメモリ。
を示すブロック図、第２図ないし第５図は夫々動作を示
すフローチャート、第６図移動プログラム作成処理にお
ける最短時間で移動する経路のシミュレーションおよび
メモリの記憶状態の変化を示す図、第７図はメモリの記
憶状態の変化を示す図である。 １……CPU、２……ブロック幅記憶部、３……基板サイ
ズ記憶部、４……座標データ記憶部、５……部品データ
記憶部、６……プログラムデータ記憶部、７……RAM、
８……ブロックカウンタ、９……ワークメモリ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) B05C 5/00 - 5/04 H05K 3/34 G06F 15/21
Claims (1)
- 【請求項１】基板上における塗布剤の塗布位置を示す座
標データに基づき塗布ヘッドの移動プログラムを作成す
る塗布装置における移動プログラム作成装置であって、 基板における塗布位置範囲を示す基板サイズを複数のブ
ロックに分割するブロック化手段と、 このブロック化手段により分割された１ブロックにおい
て塗布ヘッドの移動に要する１ブロック時間を演算する
１ブロック時間演算手段と、 上記ブロック化手段により分割された上記１ブロックを
含む２ブロックにおいて塗布ヘッドの移動に要する２ブ
ロック時間を演算する２ブロック時間演算手段と、 上記１ブロック時間演算手段により演算された１ブロッ
ク時間と２ブロック時間演算手段により演算された２ブ
ロック時間とを比較して最短時間で移動する経路を決定
する最短時間経路決定手段と、 この最短時間経路決定手段により決定された最短時間で
移動する経路により座標データを配列した移動プログラ
ムを作成するプログラム作成手段と を具備したことを特徴とする塗布装置における移動プロ
グラム作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP981090A JP2835392B2 (ja) | 1990-01-19 | 1990-01-19 | 塗布装置における移動プログラム作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP981090A JP2835392B2 (ja) | 1990-01-19 | 1990-01-19 | 塗布装置における移動プログラム作成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217270A JPH03217270A (ja) | 1991-09-25 |
| JP2835392B2 true JP2835392B2 (ja) | 1998-12-14 |
Family
ID=11730527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP981090A Expired - Lifetime JP2835392B2 (ja) | 1990-01-19 | 1990-01-19 | 塗布装置における移動プログラム作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835392B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5187911B2 (ja) * | 2007-09-04 | 2013-04-24 | 武蔵エンジニアリング株式会社 | 移動プログラムを作成するプログラムおよび装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4018120B2 (ja) * | 2006-05-12 | 2007-12-05 | シャープ株式会社 | 液滴吐出描画装置 |
-
1990
- 1990-01-19 JP JP981090A patent/JP2835392B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5187911B2 (ja) * | 2007-09-04 | 2013-04-24 | 武蔵エンジニアリング株式会社 | 移動プログラムを作成するプログラムおよび装置 |
| US8588958B2 (en) | 2007-09-04 | 2013-11-19 | Musashi Engineering, Inc. | Moving program making-out program and device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03217270A (ja) | 1991-09-25 |
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