JP2955797B2 - パターンジェネレータ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はレ−ザプリンタ等の描画
デ−タを処理する際にある特定の領域を塗りつぶすため
のタイリング処理を行なうパタ−ンを生成するパタ−ン
ジェネレ−タに関するものである。
デ−タを処理する際にある特定の領域を塗りつぶすため
のタイリング処理を行なうパタ−ンを生成するパタ−ン
ジェネレ−タに関するものである。
【０００２】
【従来技術】図７は、ある図形２０１を斜線で塗りつぶ
した状態を示した図である。このように図形２０１内を
塗りつぶす過程で、予め指定されたパタ−ン２００の情
報を用いてあたかもタイルを敷き詰めるように連続的に
同じ模様をはめこんでいく処理をタイリング処理とい
う。かかる処理に際して、任意長のパタ−ンを用いて画
像の処理を行なう場合、紙面上での図形２０１の位置に
応じてパタ−ンデ−タを生成する必要がある。
した状態を示した図である。このように図形２０１内を
塗りつぶす過程で、予め指定されたパタ−ン２００の情
報を用いてあたかもタイルを敷き詰めるように連続的に
同じ模様をはめこんでいく処理をタイリング処理とい
う。かかる処理に際して、任意長のパタ−ンを用いて画
像の処理を行なう場合、紙面上での図形２０１の位置に
応じてパタ−ンデ−タを生成する必要がある。
【０００３】一般に前述したパタ−ンはＮ×Ｍビットの
ビットマップデ−タであり、塗りつぶしの処理の態様
（右斜線、左斜線、黒塗り、etc.）に応じて数種類のデ
−タがメモリ上に用意されている。そしてタイリング処
理においては、図形２０１の位置に応じて該ビットマッ
プデ−タをメモリからデ−タが順次読みだされ、パタ−
ンデ−タが生成されていく。
ビットマップデ−タであり、塗りつぶしの処理の態様
（右斜線、左斜線、黒塗り、etc.）に応じて数種類のデ
−タがメモリ上に用意されている。そしてタイリング処
理においては、図形２０１の位置に応じて該ビットマッ
プデ−タをメモリからデ−タが順次読みだされ、パタ−
ンデ−タが生成されていく。
【０００４】図８はあるパタ−ンを用いてタイリング処
理を行なう場合の概念図、また、図９はタイリング処理
の処理フロ−を表した図である。図８（ａ）に示すよう
なパタ−ン２１０を使って同図（ｂ）のＶ−ＲＡＭ３０
０上の矩形領域２５０を塗りつぶすことを考える。この
場合には矩形領域２５０のＶ−ＲＡＭ３００上の座標
(ｘ,ｙ)に基づいて、パタ−ン２１０におけるパタ−ン
の開始位置(Ｐx,Ｐy)を求めて（ステップＳＴ９０
０）、当該位置からパタ−ンデ−タを繰り返しＶ−ＲＡ
Ｍ３００上に展開していく（ステップＳＴ９０１）。
理を行なう場合の概念図、また、図９はタイリング処理
の処理フロ−を表した図である。図８（ａ）に示すよう
なパタ−ン２１０を使って同図（ｂ）のＶ−ＲＡＭ３０
０上の矩形領域２５０を塗りつぶすことを考える。この
場合には矩形領域２５０のＶ−ＲＡＭ３００上の座標
(ｘ,ｙ)に基づいて、パタ−ン２１０におけるパタ−ン
の開始位置(Ｐx,Ｐy)を求めて（ステップＳＴ９０
０）、当該位置からパタ−ンデ−タを繰り返しＶ−ＲＡ
Ｍ３００上に展開していく（ステップＳＴ９０１）。
【０００５】通常このステップＳＴ９１０における処理
は、図９（ａ）の処理フロ−で示したようにＶ−ＲＡＭ
３００のｒｏｗ方向（図８（ｂ）でいうｙ軸方向）とｃ
ｏｌｕｍｎ方向（ｘ軸方向）双方に連続して行なうが、
ｃｏｌｕｍｎ方向への展開（ステップＳＴ９１１，９２
１，・・・）は、デ−タのハンドリングをＣＰＵ等のワ−
ド長或いはデ−タバスのバス幅単位で行なう必要がある
ため非常に複雑な処理となる。即ち、パタ−ンデ−タは
１ワ−ド毎に切り出す必要がある（ステップＳＴ９１
５）。
は、図９（ａ）の処理フロ−で示したようにＶ−ＲＡＭ
３００のｒｏｗ方向（図８（ｂ）でいうｙ軸方向）とｃ
ｏｌｕｍｎ方向（ｘ軸方向）双方に連続して行なうが、
ｃｏｌｕｍｎ方向への展開（ステップＳＴ９１１，９２
１，・・・）は、デ−タのハンドリングをＣＰＵ等のワ−
ド長或いはデ−タバスのバス幅単位で行なう必要がある
ため非常に複雑な処理となる。即ち、パタ−ンデ−タは
１ワ−ド毎に切り出す必要がある（ステップＳＴ９１
５）。
【０００６】例えば同図（ｃ）に示すように、あるｒｏ
ｗ方向ＲＡにおいて、ｃｏｌｕｍｎ方向に開始位置(Ｐ
x,Ｐy)からパタ−ンデ−タをとる場合には、(Ｐx,Ｐy)
から１ワ−ドずつ、パタ−ン２３０ａ，２３０ｂ，２３
０ｃ，・・・を生成する。このパタ−ン２３０ａ，ｂ，
ｃ，・・・は同図（ｄ）に示したように、２乃至３つのワ
−ドのワ−ドパタ−ンから生成される。 パタ−ン２３０ａ・・・ワ−ドパタ−ン２２０ａ，２２
０ｂから生成 パタ−ン２３０ｂ・・・ワ−ドパタ−ン２２０ｂ，ｃ及
びａから生成 パタ−ン２３０ｃ・・・ワ−ドパタ−ン２２０ａ，ｂか
ら生成 パタ−ン２３０ｄ・・・ワ−ドパタ−ン２２０ｂ，ｃか
ら生成
ｗ方向ＲＡにおいて、ｃｏｌｕｍｎ方向に開始位置(Ｐ
x,Ｐy)からパタ−ンデ−タをとる場合には、(Ｐx,Ｐy)
から１ワ−ドずつ、パタ−ン２３０ａ，２３０ｂ，２３
０ｃ，・・・を生成する。このパタ−ン２３０ａ，ｂ，
ｃ，・・・は同図（ｄ）に示したように、２乃至３つのワ
−ドのワ−ドパタ−ンから生成される。 パタ−ン２３０ａ・・・ワ−ドパタ−ン２２０ａ，２２
０ｂから生成 パタ−ン２３０ｂ・・・ワ−ドパタ−ン２２０ｂ，ｃ及
びａから生成 パタ−ン２３０ｃ・・・ワ−ドパタ−ン２２０ａ，ｂか
ら生成 パタ−ン２３０ｄ・・・ワ−ドパタ−ン２２０ｂ，ｃか
ら生成
【０００７】このステップＳＴ９１５に示したパタ−ン
デ−タを得る処理をソフトウェアによって行なう場合、
図９（ｂ）に示したような処理を行なう必要がある。ま
ず、最初のワ−ドパタ−ン、例えば図８（ｃ）に示す場
合についてはワ−ドパタ−ン２２０ａを読みだす（ステ
ップＳＴ９５１）。続いて次の１ワ−ド（図８（ｃ）で
はワ−ドパタ−ン２２０ｂ）を読みだし（ステップＳＴ
９５２）、開始位置Ｐxとパタ−ンの幅（ｃｏｌｕｍｎ
方向のパタ−ンの長さ）から更に次の１ワ−ド（３ワ−
ド目）を読みだす必要があるかどうかを判断する（ステ
ップＳＴ９５３）。必要がある場合には３ワ−ド目を読
みだし（ステップＳＴ９５４）、次にパタ−ンデ−タを
得るための開始位置をパタ−ンの幅を考慮して決定する
（ステップＳＴ９５５）。最後にステップＳＴ９５１，
９５２，９５４において得られたデ−タから所定のパタ
−ンデ−タを切り出す（ステップＳＴ９５６）。
デ−タを得る処理をソフトウェアによって行なう場合、
図９（ｂ）に示したような処理を行なう必要がある。ま
ず、最初のワ−ドパタ−ン、例えば図８（ｃ）に示す場
合についてはワ−ドパタ−ン２２０ａを読みだす（ステ
ップＳＴ９５１）。続いて次の１ワ−ド（図８（ｃ）で
はワ−ドパタ−ン２２０ｂ）を読みだし（ステップＳＴ
９５２）、開始位置Ｐxとパタ−ンの幅（ｃｏｌｕｍｎ
方向のパタ−ンの長さ）から更に次の１ワ−ド（３ワ−
ド目）を読みだす必要があるかどうかを判断する（ステ
ップＳＴ９５３）。必要がある場合には３ワ−ド目を読
みだし（ステップＳＴ９５４）、次にパタ−ンデ−タを
得るための開始位置をパタ−ンの幅を考慮して決定する
（ステップＳＴ９５５）。最後にステップＳＴ９５１，
９５２，９５４において得られたデ−タから所定のパタ
−ンデ−タを切り出す（ステップＳＴ９５６）。
【０００８】また、パタ−ンデ−タの生成をハ−ドウェ
アによって行なうことも提案されている。ここで、図１
０は従来のパタ−ンジェネレ−タ及びその周辺回路の構
成を示すブロック図であり、同図中、１０はパタ−ンを
記憶しているパタ−ン記憶部、６０はＣＰＵ、７０は画
像処理部、８０はＶ−ＲＡＭ、１００’はパタ−ン生成
処理部、１１０はバッファメモリ、１２０はデ−タバス
である。
アによって行なうことも提案されている。ここで、図１
０は従来のパタ−ンジェネレ−タ及びその周辺回路の構
成を示すブロック図であり、同図中、１０はパタ−ンを
記憶しているパタ−ン記憶部、６０はＣＰＵ、７０は画
像処理部、８０はＶ−ＲＡＭ、１００’はパタ−ン生成
処理部、１１０はバッファメモリ、１２０はデ−タバス
である。
【０００９】まず、パタ−ン生成処理部１００’はＣＰ
Ｕ６０からの指示によって、タイリング処理を行ないた
いパタ−ンをパタ−ン記憶部１０に格納されたパタ−ン
から選択し、パタ−ンバッファ１１０に登録する。そし
て、パタ−ン生成処理部１００’は、該パタ−ンバッフ
ァ１１０の処理の開始位置に基づいてアドレス管理を行
なうことによって、パタ−ンバッファ１１０のデ−タを
順次読みだして画像処理部７０に出力する。画像処理部
７０においては、パタ−ン生成処理部１００’からの出
力デ−タと、キャラクタデ−タに基づいて画像デ−タを
形成し、Ｖ−ＲＡＭ８０に展開している。
Ｕ６０からの指示によって、タイリング処理を行ないた
いパタ−ンをパタ−ン記憶部１０に格納されたパタ−ン
から選択し、パタ−ンバッファ１１０に登録する。そし
て、パタ−ン生成処理部１００’は、該パタ−ンバッフ
ァ１１０の処理の開始位置に基づいてアドレス管理を行
なうことによって、パタ−ンバッファ１１０のデ−タを
順次読みだして画像処理部７０に出力する。画像処理部
７０においては、パタ−ン生成処理部１００’からの出
力デ−タと、キャラクタデ−タに基づいて画像デ−タを
形成し、Ｖ−ＲＡＭ８０に展開している。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のパタ−ンジェネレ−タにあっては、以下のような問
題点があった。 (1)ソフトウェアによって、パタ−ンジェネレ−タを構
成した場合、前述したようにパタ−ンデ−タを生成する
処理が極めて複雑であり、ソフトウェアの負担が大きく
処理時間がかかる。
来のパタ−ンジェネレ−タにあっては、以下のような問
題点があった。 (1)ソフトウェアによって、パタ−ンジェネレ−タを構
成した場合、前述したようにパタ−ンデ−タを生成する
処理が極めて複雑であり、ソフトウェアの負担が大きく
処理時間がかかる。
【００１１】(2)ハ−ドウェアによって、パタ−ンジェ
ネレ−タを構成した場合、少なくともＮ×Ｍビットのパ
タ−ンバッファを有しており、パタ−ンのビット長が大
きくなるに従って、大きなバッファを用意する必要があ
る。また、制御回路も大型化しコストも増大する。
ネレ−タを構成した場合、少なくともＮ×Ｍビットのパ
タ−ンバッファを有しており、パタ−ンのビット長が大
きくなるに従って、大きなバッファを用意する必要があ
る。また、制御回路も大型化しコストも増大する。
【００１２】本発明は上述した問題点に鑑みてなされた
もので、簡単、かつ小規模な回路構成で高速にタイリン
グ処理を行なうパタ−ンジェネレ−タを提供することを
目的とする。
もので、簡単、かつ小規模な回路構成で高速にタイリン
グ処理を行なうパタ−ンジェネレ−タを提供することを
目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明は、タイリング処理を行なうための所定のパタ
ーンを格納するパターン記憶部と、処理を開始する際の
パターンの先頭位置、使用するパターンの長さ、及び当
該パターンの長さを１ワードのワード数で除した場合の
最後尾の剰余パターンデータを各々記憶する初期情報記
憶部と、２ワード分のパターンデータが格納可能で、新
しい１ワード分のパターンデータを格納する場合に、新
しい１ワード分のパターンデータとその直前に格納した
１ワード分のパターンデータとを格納可能なワードパタ
ーン記憶部と、パターン記憶部に格納されているパター
ンのうち次に読みだすべきパターンのアドレスをワード
単位で計算するアドレス算出部と、読みだされたパター
ンを目的の位置に適合させるためのオフセット値を算出
するオフセット算出部と、アドレス算出部から出力され
るアドレスに基づいてパターン記憶部に格納されている
１ワード分のパターンデータを順次ワードパターン記憶
部に格納し、初期情報記憶部の情報、及びオフセット算
出部のオフセット値に基づいて、ワードパターン記憶部
に格納された２ワード分のパターンデータ、更には必要
に応じて前記剰余パターンデータから１つの所定の長さ
のパターンデータを順次切り出すデータ選択部を具備す
ることを特徴とする。
に本発明は、タイリング処理を行なうための所定のパタ
ーンを格納するパターン記憶部と、処理を開始する際の
パターンの先頭位置、使用するパターンの長さ、及び当
該パターンの長さを１ワードのワード数で除した場合の
最後尾の剰余パターンデータを各々記憶する初期情報記
憶部と、２ワード分のパターンデータが格納可能で、新
しい１ワード分のパターンデータを格納する場合に、新
しい１ワード分のパターンデータとその直前に格納した
１ワード分のパターンデータとを格納可能なワードパタ
ーン記憶部と、パターン記憶部に格納されているパター
ンのうち次に読みだすべきパターンのアドレスをワード
単位で計算するアドレス算出部と、読みだされたパター
ンを目的の位置に適合させるためのオフセット値を算出
するオフセット算出部と、アドレス算出部から出力され
るアドレスに基づいてパターン記憶部に格納されている
１ワード分のパターンデータを順次ワードパターン記憶
部に格納し、初期情報記憶部の情報、及びオフセット算
出部のオフセット値に基づいて、ワードパターン記憶部
に格納された２ワード分のパターンデータ、更には必要
に応じて前記剰余パターンデータから１つの所定の長さ
のパターンデータを順次切り出すデータ選択部を具備す
ることを特徴とする。
【００１４】
【作用】本発明は、パターンジェネレータを上述のごと
く構成し、アドレス算出部において算出されたアドレス
によって、比較的小さい容量のワードパターン記憶部に
パターン記憶部の所定のデータが書き込まれ、オフセッ
ト算出部において計算されるオフセット値に基づいて、
２ワード分のパターンデータや剰余パターンデータから
新しいパターンデータを切り出す処理を行なうのみであ
るため、簡単、かつ小規模な回路構成で高速処理可能な
パターンジェネレータを実現することができる。
く構成し、アドレス算出部において算出されたアドレス
によって、比較的小さい容量のワードパターン記憶部に
パターン記憶部の所定のデータが書き込まれ、オフセッ
ト算出部において計算されるオフセット値に基づいて、
２ワード分のパターンデータや剰余パターンデータから
新しいパターンデータを切り出す処理を行なうのみであ
るため、簡単、かつ小規模な回路構成で高速処理可能な
パターンジェネレータを実現することができる。
【００１５】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は本発明にかかるパタ−ンジェネレ−タ及び
その周辺回路の構成を示すブロック図である。同図中、
１０はパタ−ンを記憶しているパタ−ン記憶部、２０は
レジスタ部、３０はアドレスカウンタ、４０はオフセッ
トカリキュレ−タ、５０はデ−タセレクタ、６０はＣＰ
Ｕ、７０は画像処理部、８０はＶ−ＲＡＭ、１２０は１
６ビットのビット幅を有するデ−タバスである。また、
パタ−ン生成処理部１００はレジスタ部２０、アドレス
カウンタ３０、オフセットカリキュレ−タ４０、デ−タ
セレクタ５０から構成される。なお、従来のパタ−ンジ
ェネレ−タと同一の部分については同一符号を付してい
る。
する。図１は本発明にかかるパタ−ンジェネレ−タ及び
その周辺回路の構成を示すブロック図である。同図中、
１０はパタ−ンを記憶しているパタ−ン記憶部、２０は
レジスタ部、３０はアドレスカウンタ、４０はオフセッ
トカリキュレ−タ、５０はデ−タセレクタ、６０はＣＰ
Ｕ、７０は画像処理部、８０はＶ−ＲＡＭ、１２０は１
６ビットのビット幅を有するデ−タバスである。また、
パタ−ン生成処理部１００はレジスタ部２０、アドレス
カウンタ３０、オフセットカリキュレ−タ４０、デ−タ
セレクタ５０から構成される。なお、従来のパタ−ンジ
ェネレ−タと同一の部分については同一符号を付してい
る。
【００１６】パタ−ン記憶部１０は、Ｎ×Ｍビットのビ
ットマップメモリからなり、塗りつぶしの態様に応じて
複数のビットマップが格納されている。
ットマップメモリからなり、塗りつぶしの態様に応じて
複数のビットマップが格納されている。
【００１７】レジスタ部２０は、パタ−ンの開始位置を
格納したＰＳＡレジスタ２１、パタ−ンデ−タの長さを
格納したＰＢＬレジスタ２２、パタ−ンデ−タの長さを
１ワ−ドで除した場合の剰余のデ−タを格納したＲＰＡ
Ｔレジスタ２３、及びパタ−ンデ−タを格納するパタ−
ンラッチＰＴＬＴ２４からなる。ここで、図２はＮ×Ｍ
ビットのパタ−ンのあるＲｏｗ（ロウ）についてのｃｏ
ｌｕｍｎ（カラム）方向１ライン分(Ｎビット)を示した
図である。同図に示すとおり、本例において１ライン分
のパタ−ンデ−タは、(ｎ)ワ−ド（１ワ−ドは１６ビッ
ト）及びＲ(H)ビットの合計ｎＲ(H)ビットからなり、Ｐ
ＢＬレジスタ２２にはＮを１６進数で表した値ｎＲ(H)
が、ＰＳＡレジスタ２１にはパタ−ンの読みだし開始位
置の値（本例では１Ａ(H)）が格納される。また、ＲＰ
ＡＴレジスタ２３には、パタ−ンの長さｎＲ(H)を１ワ
−ド（１６ビット）で除したあまり、即ち最後尾のＲ
(H)ビットのデ−タが格納される。また、ＰＴＬＴ２４
は１６ビットレジスタを２段備えた構成となっている。
格納したＰＳＡレジスタ２１、パタ−ンデ−タの長さを
格納したＰＢＬレジスタ２２、パタ−ンデ−タの長さを
１ワ−ドで除した場合の剰余のデ−タを格納したＲＰＡ
Ｔレジスタ２３、及びパタ−ンデ−タを格納するパタ−
ンラッチＰＴＬＴ２４からなる。ここで、図２はＮ×Ｍ
ビットのパタ−ンのあるＲｏｗ（ロウ）についてのｃｏ
ｌｕｍｎ（カラム）方向１ライン分(Ｎビット)を示した
図である。同図に示すとおり、本例において１ライン分
のパタ−ンデ−タは、(ｎ)ワ−ド（１ワ−ドは１６ビッ
ト）及びＲ(H)ビットの合計ｎＲ(H)ビットからなり、Ｐ
ＢＬレジスタ２２にはＮを１６進数で表した値ｎＲ(H)
が、ＰＳＡレジスタ２１にはパタ−ンの読みだし開始位
置の値（本例では１Ａ(H)）が格納される。また、ＲＰ
ＡＴレジスタ２３には、パタ−ンの長さｎＲ(H)を１ワ
−ド（１６ビット）で除したあまり、即ち最後尾のＲ
(H)ビットのデ−タが格納される。また、ＰＴＬＴ２４
は１６ビットレジスタを２段備えた構成となっている。
【００１８】アドレスカウンタ３０は、読みだすべきワ
−ドパタ−ンのアドレスをワ−ド単位で指定するもので
ある。このアドレスカウンタ３０にはＰＳＡレジスタ２
１及びＰＢＬレジスタ２２のそれぞれ上位４ビットが入
力され、ＰＳＡレジスタ２１の上位４ビットの値を所定
のタイミングでカウントアップし、アドレス値として出
力する。
−ドパタ−ンのアドレスをワ−ド単位で指定するもので
ある。このアドレスカウンタ３０にはＰＳＡレジスタ２
１及びＰＢＬレジスタ２２のそれぞれ上位４ビットが入
力され、ＰＳＡレジスタ２１の上位４ビットの値を所定
のタイミングでカウントアップし、アドレス値として出
力する。
【００１９】かかるアドレス値がＰＢＬレジスタ２２の
上位４ビットの値を超えると、カウンタはクリアされ
る。例えば上述したようにレジスタ部の値がセットされ
ていたとすると、アドレスカウンタ３０は、ＰＳＡレジ
スタ２１の上位４ビットの値である１(H)からカウント
を開始し、カウント値がＰＢＬレジスタ２２の上位４ビ
ットの値であるｎ(H)を超えるとカウンタがクリアされ
る。また、アドレスカウンタ３０がクリアされる際には
デ−タセレクタ５０に対してコントロ−ル信号CNTLが出
力される。
上位４ビットの値を超えると、カウンタはクリアされ
る。例えば上述したようにレジスタ部の値がセットされ
ていたとすると、アドレスカウンタ３０は、ＰＳＡレジ
スタ２１の上位４ビットの値である１(H)からカウント
を開始し、カウント値がＰＢＬレジスタ２２の上位４ビ
ットの値であるｎ(H)を超えるとカウンタがクリアされ
る。また、アドレスカウンタ３０がクリアされる際には
デ−タセレクタ５０に対してコントロ−ル信号CNTLが出
力される。
【００２０】オフセットカリキュレ−タ４０には、読み
だされたワ−ドパタ−ンからパタ−ンデ−タを切り出す
ためのオフセット値を計算するものであり、かかるオフ
セットカリキュレ−タ４０にはＰＳＡレジスタ２１及び
ＰＢＬレジスタ２２の下位４ビットが入力される。ま
た、所定の場合にアドレスカウンタ３０に対してキャリ
−アウト信号CARRYを、また、デ−タセレクタ５０に対
してはオフセット信号OFFSETを出力する。
だされたワ−ドパタ−ンからパタ−ンデ−タを切り出す
ためのオフセット値を計算するものであり、かかるオフ
セットカリキュレ−タ４０にはＰＳＡレジスタ２１及び
ＰＢＬレジスタ２２の下位４ビットが入力される。ま
た、所定の場合にアドレスカウンタ３０に対してキャリ
−アウト信号CARRYを、また、デ−タセレクタ５０に対
してはオフセット信号OFFSETを出力する。
【００２１】デ−タセレクタ５０は、ＲＰＡＴレジスタ
２３及びＰＴＬＴ２４から、所定のパタ−ンデ−タの切
りだしを行なうものである。このデ−タセレクタ５０は
図３に示すように、デコ−ダ５１及びデ−タの位置を行
うＡＬＵ（Ａｌｉｇｎｍｅｎｔ Ｕｎｉｔ）５２，５３
から構成され、デコ−ダ５１にはＰＢＬレジスタ２２の
下位ビットが入力され、アドレスカウンタ３０からのコ
ントロ−ル信号CNTLが入力されると、ＡＬＵ５２に対し
て所定のオフセット値を出力するようになっている。ま
た、ＡＬＵ５２にはＲＰＡＴレジスタ２３及びＰＴＬＴ
２４のデ−タが出力される。なお、コントロ−ル信号CN
TLが入力されない場合にはＡＬＵ５２は、ＰＴＬＴｂの
デ−タをそのままＡＬＵ５３に出力する。ＡＬＵ５３に
はＡＬＵ５２の出力及びＰＴＬＴ２４のデ−タが出力さ
れている。なお、デ−タセレクタ５０の動作については
後述する。
２３及びＰＴＬＴ２４から、所定のパタ−ンデ−タの切
りだしを行なうものである。このデ−タセレクタ５０は
図３に示すように、デコ−ダ５１及びデ−タの位置を行
うＡＬＵ（Ａｌｉｇｎｍｅｎｔ Ｕｎｉｔ）５２，５３
から構成され、デコ−ダ５１にはＰＢＬレジスタ２２の
下位ビットが入力され、アドレスカウンタ３０からのコ
ントロ−ル信号CNTLが入力されると、ＡＬＵ５２に対し
て所定のオフセット値を出力するようになっている。ま
た、ＡＬＵ５２にはＲＰＡＴレジスタ２３及びＰＴＬＴ
２４のデ−タが出力される。なお、コントロ−ル信号CN
TLが入力されない場合にはＡＬＵ５２は、ＰＴＬＴｂの
デ−タをそのままＡＬＵ５３に出力する。ＡＬＵ５３に
はＡＬＵ５２の出力及びＰＴＬＴ２４のデ−タが出力さ
れている。なお、デ−タセレクタ５０の動作については
後述する。
【００２２】続いて、本実施例の処理シ−ケンスを説明
する。ここで、図４は本発明のパタ−ンジェネレ−タの
ｃｏｌｕｍｎ方向にパタ−ンデ−タを生成する処理フロ
−を表した図である。同図に示すようにパタ−ンジェネ
レ−タはまず、パタ−ンデ−タの長さを調べてＰＢＬレ
ジスタ２２にセットし（ステップＳＴ３０１）、続いて
パタ−ン読みだし開始位置の値をＰＳＡレジスタ２１に
セットする（ステップＳＴ３０２）。続いて、ＰＳＡを
含む最初の１ワ−ドをＰＴＬＴ２４にセットして（ステ
ップＳＴ３０３）、最後尾の剰余ビットをＲＰＡＴレジ
スタ２３に格納する（ステップＳＴ３０４）。その後ア
ドレスカウンタ３０をインクリメントして（ステップＳ
Ｔ３０５）、初期設定動作を終了する。
する。ここで、図４は本発明のパタ−ンジェネレ−タの
ｃｏｌｕｍｎ方向にパタ−ンデ−タを生成する処理フロ
−を表した図である。同図に示すようにパタ−ンジェネ
レ−タはまず、パタ−ンデ−タの長さを調べてＰＢＬレ
ジスタ２２にセットし（ステップＳＴ３０１）、続いて
パタ−ン読みだし開始位置の値をＰＳＡレジスタ２１に
セットする（ステップＳＴ３０２）。続いて、ＰＳＡを
含む最初の１ワ−ドをＰＴＬＴ２４にセットして（ステ
ップＳＴ３０３）、最後尾の剰余ビットをＲＰＡＴレジ
スタ２３に格納する（ステップＳＴ３０４）。その後ア
ドレスカウンタ３０をインクリメントして（ステップＳ
Ｔ３０５）、初期設定動作を終了する。
【００２３】つぎに、アドレスカウンタ３０の値を読み
だし（ステップＳＴ３１０）、パタ−ン記憶部１０か
ら、該アドレスカウンタ３０のカウント値に対応するワ
−ド番号のワ−ドパタ−ンを読み出してから（ステップ
ＳＴ３１１）、該ワ−ドパタ−ンをＰＴＬＴ２４にセッ
トする（ステップＳＴ３１２）。そして、ＰＴＬＴ２４
に格納されている２ワ−ド分のワ−ドパタ−ン、或いは
必要に応じてレジスタＲＰＡＴ２３のデ−タをデ−タセ
レクタ５０にロ−ドして、パタ−ンデ−タを切り出し、
アドレスカウンタ３０をインクリメントする（ステップ
ＳＴ３１３）。以下、ステップＳＴ３１０からステップ
ＳＴ３１３のル−プ処理を必要なだけ繰り返す。
だし（ステップＳＴ３１０）、パタ−ン記憶部１０か
ら、該アドレスカウンタ３０のカウント値に対応するワ
−ド番号のワ−ドパタ−ンを読み出してから（ステップ
ＳＴ３１１）、該ワ−ドパタ−ンをＰＴＬＴ２４にセッ
トする（ステップＳＴ３１２）。そして、ＰＴＬＴ２４
に格納されている２ワ−ド分のワ−ドパタ−ン、或いは
必要に応じてレジスタＲＰＡＴ２３のデ−タをデ−タセ
レクタ５０にロ−ドして、パタ−ンデ−タを切り出し、
アドレスカウンタ３０をインクリメントする（ステップ
ＳＴ３１３）。以下、ステップＳＴ３１０からステップ
ＳＴ３１３のル−プ処理を必要なだけ繰り返す。
【００２４】続いて、ステップＳＴ３１０乃至３１３の
処理について詳述する。ここで、図５及び図６はパタ−
ンデ−タ切りだしの処理を表した概念図である。前述し
たように初期設定動作（ステップＳＴ３０１〜３０５）
において、ＰＳＡ＝１Ａ(H)，ＰＢＬ＝ｎＲ(H)，ＲＰＡ
ＴにはＲビットのデ−タ、ＰＴＬＴ２４には第１ワ−ド
のワ−ドパタ−ンＰ1が設定されていた場合、アドレス
カウンタ３０の初期値は１(H)である。従ってステップ
ＳＴ３０５においてカウンタ値はインクリメントされ、
ステップＳＴ３１１においては、次の１ワ−ド分のワ−
ドパタ−ンＰ2が読みだされ、ＰＴＬＴ２４にセットさ
れる。
処理について詳述する。ここで、図５及び図６はパタ−
ンデ−タ切りだしの処理を表した概念図である。前述し
たように初期設定動作（ステップＳＴ３０１〜３０５）
において、ＰＳＡ＝１Ａ(H)，ＰＢＬ＝ｎＲ(H)，ＲＰＡ
ＴにはＲビットのデ−タ、ＰＴＬＴ２４には第１ワ−ド
のワ−ドパタ−ンＰ1が設定されていた場合、アドレス
カウンタ３０の初期値は１(H)である。従ってステップ
ＳＴ３０５においてカウンタ値はインクリメントされ、
ステップＳＴ３１１においては、次の１ワ−ド分のワ−
ドパタ−ンＰ2が読みだされ、ＰＴＬＴ２４にセットさ
れる。
【００２５】ここで、パタ−ンデ−タラッチＰＴＬＴ２
４は、図３に示すように２段のラッチＰＴＬＴａ及びＰ
ＴＬＴｂから構成されており、新たにデ−タがＰＴＬＴ
ａにロ−ドされると、ＰＴＬＴａにあったデ−タがＰＴ
ＬＴｂにシフトされ、ＰＴＬＴｂにあったデ−タは捨て
られることになる。従って、ワ−ドパタ−ンＰ2が読み
だされた場合には、ＰＴＬＴｂにワ−ドパタ−ンＰ
1が、ＰＴＬＴａにワ−ドパタ−ンＰ2がラッチされるこ
とになる。
４は、図３に示すように２段のラッチＰＴＬＴａ及びＰ
ＴＬＴｂから構成されており、新たにデ−タがＰＴＬＴ
ａにロ−ドされると、ＰＴＬＴａにあったデ−タがＰＴ
ＬＴｂにシフトされ、ＰＴＬＴｂにあったデ−タは捨て
られることになる。従って、ワ−ドパタ−ンＰ2が読み
だされた場合には、ＰＴＬＴｂにワ−ドパタ−ンＰ
1が、ＰＴＬＴａにワ−ドパタ−ンＰ2がラッチされるこ
とになる。
【００２６】オフセットカリキュレ−タ４０では、予め
オフセット値Ｋ0が算出されている。かかるＫ0は１０
(H)から、ＰＳＡレジスタ２１の下位４ビットであるＡ
(H)を減じた値（(1)式参照）となる。 Ｋ0＝１０(H)−Ａ(H)＝６(H) (1) また、アドレスカウンタ３０のカウンタ値が最大値（本
例ではｎ(H)）に達していないため、アドレスカウンタ
３０からデ−タセレクタ５０に対してはコントロ−ル信
号CNTLは出力されない。従って、ＡＬＵ５２は、ＰＴＬ
Ｔｂから入力したデ−タをそのままＡＬＵ５３に出力す
る。
オフセット値Ｋ0が算出されている。かかるＫ0は１０
(H)から、ＰＳＡレジスタ２１の下位４ビットであるＡ
(H)を減じた値（(1)式参照）となる。 Ｋ0＝１０(H)−Ａ(H)＝６(H) (1) また、アドレスカウンタ３０のカウンタ値が最大値（本
例ではｎ(H)）に達していないため、アドレスカウンタ
３０からデ−タセレクタ５０に対してはコントロ−ル信
号CNTLは出力されない。従って、ＡＬＵ５２は、ＰＴＬ
Ｔｂから入力したデ−タをそのままＡＬＵ５３に出力す
る。
【００２７】更に、ＡＬＵ５３では、ＡＬＵ５２の出力
デ−タ及びＰＴＬＴａの出力デ−タを、ＡＬＵ５３の出
力が下位側となるように合成する。そして図５（ａ）に
示すように、かかる合成デ−タからオフセットカリキュ
レ−タ４０から出力されたオフセット値Ｋ0だけ、シフ
トすることによってパタ−ンデ−タＰＤ01が得られる。
その後、このパタ−ンデ−タＰＤ01を画像処理部７０に
出力する。
デ−タ及びＰＴＬＴａの出力デ−タを、ＡＬＵ５３の出
力が下位側となるように合成する。そして図５（ａ）に
示すように、かかる合成デ−タからオフセットカリキュ
レ−タ４０から出力されたオフセット値Ｋ0だけ、シフ
トすることによってパタ−ンデ−タＰＤ01が得られる。
その後、このパタ−ンデ−タＰＤ01を画像処理部７０に
出力する。
【００２８】パタ−ンデ−タＰ01が求められた後に、ア
ドレスカウンタ３０がカウントアップされているため、
つぎのル−プ処理におけるステップＳＴ３１１では、ワ
−ドパタ−ンＰ3がＰＴＬＴａに格納され、また、ワ−
ドパタ−ンＰ2はＰＴＬＴｂに格納される。従って、同
様の処理により図５（ａ）に示すようなパタ−ンデ−タ
ＰＤ02が得られる。以上の処理を繰り返すことによって
パタ−ンデ−タＰＤ03，ＰＤ04，・・・を順次得ることが
できる。
ドレスカウンタ３０がカウントアップされているため、
つぎのル−プ処理におけるステップＳＴ３１１では、ワ
−ドパタ−ンＰ3がＰＴＬＴａに格納され、また、ワ−
ドパタ−ンＰ2はＰＴＬＴｂに格納される。従って、同
様の処理により図５（ａ）に示すようなパタ−ンデ−タ
ＰＤ02が得られる。以上の処理を繰り返すことによって
パタ−ンデ−タＰＤ03，ＰＤ04，・・・を順次得ることが
できる。
【００２９】図５（ｂ）に示すようなパタ−ンデ−タＰ
Ｄ0(n-1)が生成されたときを考えると、アドレスカウン
タ３０はインクリメントされて０(H)となり、ワ−ドパ
タ−ンＰ0がＰＴＬＴａに格納され、ワ−ドパタ−ンＰn
はＰＴＬＴｂにシフトされる。また、オフセットカリキ
ュレ−タ４０では、新たなオフセット値Ｋ1が算出され
る。かかるＫ1は以下の(2)式によって求めることができ
る。 Ｋ1＝１０(H)−Ａ(H)＋Ｒ(H)＝Ｋ0＋Ｒ(H) (2)
Ｄ0(n-1)が生成されたときを考えると、アドレスカウン
タ３０はインクリメントされて０(H)となり、ワ−ドパ
タ−ンＰ0がＰＴＬＴａに格納され、ワ−ドパタ−ンＰn
はＰＴＬＴｂにシフトされる。また、オフセットカリキ
ュレ−タ４０では、新たなオフセット値Ｋ1が算出され
る。かかるＫ1は以下の(2)式によって求めることができ
る。 Ｋ1＝１０(H)−Ａ(H)＋Ｒ(H)＝Ｋ0＋Ｒ(H) (2)
【００３０】デ−タセレクタ５０では、ＰＴＬＴａに格
納されたワ−ドパタ−ンＰ0及びＰＴＬＴｂに格納され
たワ−ドパタ−ンＰnがＡＬＵ５３において合成され、
新たに算出されたオフセット値Ｋ1だけシフトすること
によって、パタ−ンデ−タＰＤ10が得られる。
納されたワ−ドパタ−ンＰ0及びＰＴＬＴｂに格納され
たワ−ドパタ−ンＰnがＡＬＵ５３において合成され、
新たに算出されたオフセット値Ｋ1だけシフトすること
によって、パタ−ンデ−タＰＤ10が得られる。
【００３１】パターンデータＰＤ1(n-1)が生成された後
についても、同様の処理を行なうことによって(3)式に
示すような新たなオフセット値Ｋ2が得られ、さらに同
図（ｃ）に示すようなパターンデータＰＤ20が得られ
る。 Ｋ2＝Ｋ1＋Ｒ(H) (3) 上述したループを繰り返すことによって、パターンデー
タＰＤmi（ｍはループの回数、０≦ｉ＜ｎ）が求めら
れ、またオフセット値Ｋmは(4)式のように求められる。Ｋ m ＝Ｋm-1＋Ｒ(H) (4)
についても、同様の処理を行なうことによって(3)式に
示すような新たなオフセット値Ｋ2が得られ、さらに同
図（ｃ）に示すようなパターンデータＰＤ20が得られ
る。 Ｋ2＝Ｋ1＋Ｒ(H) (3) 上述したループを繰り返すことによって、パターンデー
タＰＤmi（ｍはループの回数、０≦ｉ＜ｎ）が求めら
れ、またオフセット値Ｋmは(4)式のように求められる。Ｋ m ＝Ｋm-1＋Ｒ(H) (4)
【００３２】ところで、ル−プ処理を続けていく過程で
図５（ｄ）に示すような場合が生ずる。即ち２つのワ−
ドパタ−ンＰn-1とＰnでは、パタ−ンデ−タＰＤが生成
できない場合である。かかる場合にワ−ドパタ−ンＰＤ
2(n-1)が生成されるとオフセットカリキュレ−タ４０
は、アドレスカウンタ３０に対してキャリ−信号CARRY
を出力する。従って、アドレスカウンタ３０のカウンタ
値はｎ(H)から更に１歩進されて０(H)となる。そして、
パタ−ンデ−タＰ0がＰＴＬＴａに格納される。
図５（ｄ）に示すような場合が生ずる。即ち２つのワ−
ドパタ−ンＰn-1とＰnでは、パタ−ンデ−タＰＤが生成
できない場合である。かかる場合にワ−ドパタ−ンＰＤ
2(n-1)が生成されるとオフセットカリキュレ−タ４０
は、アドレスカウンタ３０に対してキャリ−信号CARRY
を出力する。従って、アドレスカウンタ３０のカウンタ
値はｎ(H)から更に１歩進されて０(H)となる。そして、
パタ−ンデ−タＰ0がＰＴＬＴａに格納される。
【００３３】この時、アドレスカウンタ３０からＡＬＵ
５２に対してコントロ−ル信号CNTLが出力されるため、
デコ−ダ５１からの出力に基づいて、ＡＬＵ５２はＲＰ
ＡＴレジスタ２３のデ−タとＰＴＬＴbのデ−タをＰＴ
ＬＴｂのデ−タが上位側となるように合成し（図６
（ａ）参照）、ＡＬＵ５３に対して該デ−タを出力す
る。ＡＬＵ５３では、ＰＴＬＴａのデ−タ、即ちＰ0と
ＡＬＵ５３の出力が合成され（図６（ｂ）参照）、オフ
セットカリキュレ−タ４０において算出されたオフセッ
ト値Ｋ3（＝Ｋ2＋Ｒ）だけシフトされたデ−タが、パタ
−ンデ−タＰＤ30として得られる（同図（ｃ）参照）。
５２に対してコントロ−ル信号CNTLが出力されるため、
デコ−ダ５１からの出力に基づいて、ＡＬＵ５２はＲＰ
ＡＴレジスタ２３のデ−タとＰＴＬＴbのデ−タをＰＴ
ＬＴｂのデ−タが上位側となるように合成し（図６
（ａ）参照）、ＡＬＵ５３に対して該デ−タを出力す
る。ＡＬＵ５３では、ＰＴＬＴａのデ−タ、即ちＰ0と
ＡＬＵ５３の出力が合成され（図６（ｂ）参照）、オフ
セットカリキュレ−タ４０において算出されたオフセッ
ト値Ｋ3（＝Ｋ2＋Ｒ）だけシフトされたデ−タが、パタ
−ンデ−タＰＤ30として得られる（同図（ｃ）参照）。
【００３４】以上のようにして、所定のＲｏｗについて
ｃｏｌｕｍｎ方向のパタ−ンデ−タの生成が終了する
と、ＣＰＵ６０は次のＲｏｗについてＰＳＡ２１，ＰＢ
Ｌ２２等の値を設定し、該次のＲｏｗについてｃｏｌｕ
ｍｎ方向のパタ−ンデ−タの生成が開始される。
ｃｏｌｕｍｎ方向のパタ−ンデ−タの生成が終了する
と、ＣＰＵ６０は次のＲｏｗについてＰＳＡ２１，ＰＢ
Ｌ２２等の値を設定し、該次のＲｏｗについてｃｏｌｕ
ｍｎ方向のパタ−ンデ−タの生成が開始される。
【００３５】なお、本発明においてはデ−タバス１２０
が１６ビットであったため、１ワ−ドを１６ビットとし
て該ワ−ド単位でパタ−ン記憶部１０からパタ−ンデ−
タを読みだしたが、これに限定されるものではなく、８
ビット或いはデ−タバスのデ−タ幅が大きい（例えば３
２ビット）場合には３２ビットのパタ−ンデ−タを読み
だすものとしても良い。かかる場合ＰＳＡレジスタ２
１、ＰＢＬレジスタ２２からアドレスカウンタ３０或い
はオフセットカリキュレ−タ４０に出力されるデ−タの
ビット数を変更すれば良く、同様な構成で本発明のパタ
−ンジェネレ−タを実現することができる。
が１６ビットであったため、１ワ−ドを１６ビットとし
て該ワ−ド単位でパタ−ン記憶部１０からパタ−ンデ−
タを読みだしたが、これに限定されるものではなく、８
ビット或いはデ−タバスのデ−タ幅が大きい（例えば３
２ビット）場合には３２ビットのパタ−ンデ−タを読み
だすものとしても良い。かかる場合ＰＳＡレジスタ２
１、ＰＢＬレジスタ２２からアドレスカウンタ３０或い
はオフセットカリキュレ−タ４０に出力されるデ−タの
ビット数を変更すれば良く、同様な構成で本発明のパタ
−ンジェネレ−タを実現することができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、下
記のような優れた効果を得ることができる。 (1)２ワード分のパターンデータや剰余パターンデータ
から新しいパターンデータを切り出す処理を行なうのみ
であるため、簡単、かつ小規模な回路構成で高速処理可
能なパターンジェネレータを実現することができる。
記のような優れた効果を得ることができる。 (1)２ワード分のパターンデータや剰余パターンデータ
から新しいパターンデータを切り出す処理を行なうのみ
であるため、簡単、かつ小規模な回路構成で高速処理可
能なパターンジェネレータを実現することができる。
【００３７】(2)大容量のメモリを用いることなく任意
のビット長のパタ−ンデ−タを扱うことができる。ま
た、アドレスカウンタのビット数を増やすことによって
理論上はどこまでも大きな長さを持つパタ−ンデ−タを
生成することができる。
のビット長のパタ−ンデ−タを扱うことができる。ま
た、アドレスカウンタのビット数を増やすことによって
理論上はどこまでも大きな長さを持つパタ−ンデ−タを
生成することができる。
【図１】本発明にかかるパタ−ンジェネレ−タ及びその
周辺回路の構成を示すブロック図である。
周辺回路の構成を示すブロック図である。
【図２】図２はＮ×Ｍビットのパタ−ンデ−タのカラム
（ｃｏｌｕｍｎ）方向１ライン分(Ｎビット)を示した図
である。
（ｃｏｌｕｍｎ）方向１ライン分(Ｎビット)を示した図
である。
【図３】デ−タセレクタ及びその周辺回路を示した図で
ある。
ある。
【図４】本発明のパタ−ンジェネレ−タの処理フロ−を
表した図である。
表した図である。
【図５】パタ−ンデ−タ切りだしの処理を表した概念図
である。
である。
【図６】パタ−ンデ−タ切りだしの処理を表した概念図
である。
である。
【図７】ある図形を斜線で塗りつぶした状態を示した図
である。
である。
【図８】あるパタ−ンを用いてタイリング処理を行なう
場合の概念図である。
場合の概念図である。
【図９】従来のタイリング処理の処理フロ−を表した図
である。
である。
【図１０】従来のパタ−ンジェネレ−タ及びその周辺回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
１０ パタ−ン記憶部 ２０ レジスタ部 ３０ アドレスカウンタ ４０ オフセットカリキュレ−タ ５０ デ−タセレクタ ６０ ＣＰＵ ７０ 画像処理部 ８０ Ｖ−ＲＡＭ １００ パタ−ン生成処理部 １２０ デ−タバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−47665（ＪＰ，Ａ) 特開 昭60−247296（ＪＰ，Ａ) 特開 昭62−119678（ＪＰ，Ａ) 特開 平３−225575（ＪＰ，Ａ) 特開 平３−156690（ＪＰ，Ａ) 特開 平２−113380（ＪＰ，Ａ) 特開 平３−28984（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 11/40
Claims (1)
- 【請求項１】 タイリング処理を行なうための所定のパ
ターンを格納するパターン記憶部と、 処理を開始する際のパターンの先頭位置、使用するパタ
ーンの長さ、及び当該パターンの長さを１ワードのワー
ド数で除した場合の最後尾の剰余パターンデータを各々
記憶する初期情報記憶部と、２ワード分のパターンデータが格納可能で、新しい１ワ
ード分のパターンデータを格納する場合に、新しい１ワ
ード分のパターンデータとその直前に格納した１ワード
分のパターンデータとを格納可能な ワードパターン記憶
部と、 前記パターン記憶部に格納されているパターンのうち次
に読みだすべきパターンのアドレスをワード単位で計算
するアドレス算出部と、 読みだされたパターンを目的の位置に適合させるための
オフセット値を算出するオフセット算出部と、 前記アドレス算出部から出力されるアドレスに基づいて
前記パターン記憶部に格納されている１ワード分のパタ
ーンデータを順次前記ワードパターン記憶部に格納し、
前記初期情報記憶部の情報、及び前記オフセット算出部
のオフセット値に基づいて、前記ワードパターン記憶部
に格納された２ワード分のパターンデータ、更には必要
に応じて前記剰余パターンデータから１つの所定の長さ
のパターンデータを順次切り出すデータ選択部を具備す
ることを特徴とするパターンジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071692A JP2955797B2 (ja) | 1992-04-03 | 1992-04-03 | パターンジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071692A JP2955797B2 (ja) | 1992-04-03 | 1992-04-03 | パターンジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290180A JPH05290180A (ja) | 1993-11-05 |
| JP2955797B2 true JP2955797B2 (ja) | 1999-10-04 |
Family
ID=14542674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11071692A Expired - Fee Related JP2955797B2 (ja) | 1992-04-03 | 1992-04-03 | パターンジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2955797B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4490783B2 (ja) * | 2004-10-21 | 2010-06-30 | 株式会社リコー | 画像処理装置および画像処理方法、並びに画像処理方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP5253348B2 (ja) * | 2009-10-01 | 2013-07-31 | 三菱電機株式会社 | 状態表示装置 |
| CN103646639B (zh) | 2009-01-27 | 2016-08-24 | 三菱电机株式会社 | 状态显示装置以及状态显示装置的显示方法 |
-
1992
- 1992-04-03 JP JP11071692A patent/JP2955797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05290180A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
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