JP2831033B2 - 半導体試験装置の試験パターン波形整形回路 - Google Patents
半導体試験装置の試験パターン波形整形回路Info
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- JP2831033B2 JP2831033B2 JP1140032A JP14003289A JP2831033B2 JP 2831033 B2 JP2831033 B2 JP 2831033B2 JP 1140032 A JP1140032 A JP 1140032A JP 14003289 A JP14003289 A JP 14003289A JP 2831033 B2 JP2831033 B2 JP 2831033B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体試験装置に用いられ、試験パターン
をSBC（Surounded By Complement）波形に整形する試験
パターン波形整形回路に関する。
をSBC（Surounded By Complement）波形に整形する試験
パターン波形整形回路に関する。
「従来の技術」 第３図に従来のこの種の波形整形回路を示す。試験パ
ターンは第１波形整形部11、第２波形整形部12、第３波
形整形部13へ供給される。これら第１、第２、第３波形
整形部11,12,13は同一構成をとるため、第１波形整形部
11についてのみ構成を示した。第１波形整形部11にはＡ
クロックと設定信号＊AINVが供給され、第２波形整形部
12にはＢクロックと設定信号BINVが供給され、第３波形
整形部13にはＣクロックと設定信号＊CINVが供給され
る。
ターンは第１波形整形部11、第２波形整形部12、第３波
形整形部13へ供給される。これら第１、第２、第３波形
整形部11,12,13は同一構成をとるため、第１波形整形部
11についてのみ構成を示した。第１波形整形部11にはＡ
クロックと設定信号＊AINVが供給され、第２波形整形部
12にはＢクロックと設定信号BINVが供給され、第３波形
整形部13にはＣクロックと設定信号＊CINVが供給され
る。
第１波形整形部11において試験パターンはＤ形フリッ
プフロップ14でシステムクロック（テストサイクルと同
一周期）によりリタイミングされた互に反対極性の二つ
のパターンとされ、これらパターンとＡクロックとがア
ンド回路15,16で論理積がとられる。つまり試験パター
ンが“1"の時はＡクロックはアンド回路15から出力し、
“0"の時はＡクロックはアンド回路16から出力される。
設定信号＊AINVが“1"に設定されている場合は、アンド
回路15から出力されたＡクロックはゲート17を通じてリ
セット端子18へ出力され、アンド回路16から出力された
Ａクロックはゲート19を通じてセット端子21へ出力され
る。このようにしてＡクロックは試験パターンの“1"か
“0"かに応じてリセット端子18かセット端子21かに振り
分けられる。設定信号＊AINVが“0"に設定されると、ア
ンド回路15から出力されたＡクロックはゲート22を通じ
てセット端子21へ出力され、アンド回路16から出力され
たＡクロックはゲート23を通じてリセット端子18へ出力
される。
プフロップ14でシステムクロック（テストサイクルと同
一周期）によりリタイミングされた互に反対極性の二つ
のパターンとされ、これらパターンとＡクロックとがア
ンド回路15,16で論理積がとられる。つまり試験パター
ンが“1"の時はＡクロックはアンド回路15から出力し、
“0"の時はＡクロックはアンド回路16から出力される。
設定信号＊AINVが“1"に設定されている場合は、アンド
回路15から出力されたＡクロックはゲート17を通じてリ
セット端子18へ出力され、アンド回路16から出力された
Ａクロックはゲート19を通じてセット端子21へ出力され
る。このようにしてＡクロックは試験パターンの“1"か
“0"かに応じてリセット端子18かセット端子21かに振り
分けられる。設定信号＊AINVが“0"に設定されると、ア
ンド回路15から出力されたＡクロックはゲート22を通じ
てセット端子21へ出力され、アンド回路16から出力され
たＡクロックはゲート23を通じてリセット端子18へ出力
される。
第２波形整形部12では同様にしてＢクロックが試験パ
ターンの“1",“0"に応じてリセット端子24又はセット
端子25に振り分け出力される。第３波形整形部13ではＣ
クロックが試験パターンの“1",“0"に応じてリセット
端子26又はリセット端子27に出力される。設定信号＊AI
NV及び＊CINVと設定信号BINVとは互に逆に設定され、例
えば前者が“1"で後者が“0"とされる。
ターンの“1",“0"に応じてリセット端子24又はセット
端子25に振り分け出力される。第３波形整形部13ではＣ
クロックが試験パターンの“1",“0"に応じてリセット
端子26又はリセット端子27に出力される。設定信号＊AI
NV及び＊CINVと設定信号BINVとは互に逆に設定され、例
えば前者が“1"で後者が“0"とされる。
各セット端子21,25,27の出力は第１オア回路28へ供給
され、各リセット端子18,24,26の出力は第２オア回路29
へ供給される。第１オア回路28の出力は後縁微分パルサ
ー31で微分され、後縁の微分パルスが得られ、第２オア
回路29の出力は後縁微分パルサー32で微分され、後縁微
分パルスが得られる。後縁微分パルサー31の出力でフリ
ップフロップ33がセットされ、後縁微分パルサー32の出
力でフリップフロップ33がリセットされ、フリップフロ
ップ33から波形整形出力、つまりSBC波形出力が出力端
子34へ出力される。
され、各リセット端子18,24,26の出力は第２オア回路29
へ供給される。第１オア回路28の出力は後縁微分パルサ
ー31で微分され、後縁の微分パルスが得られ、第２オア
回路29の出力は後縁微分パルサー32で微分され、後縁微
分パルスが得られる。後縁微分パルサー31の出力でフリ
ップフロップ33がセットされ、後縁微分パルサー32の出
力でフリップフロップ33がリセットされ、フリップフロ
ップ33から波形整形出力、つまりSBC波形出力が出力端
子34へ出力される。
例えば第４図に示すようにテストサイクルごとに試験
パターンは“1"又は“0"となり、各テストサイクルごと
に順次位相がずれたＡクロック、Ｂクロック、Ｃクロッ
クが入力され、試験パターンが“1"の時はＡクロック及
びＣクロックがリセットパルスとして第１、第３波形整
形部11,13から出力され、Ｂクロックがセットパルスと
して第２波形整形部12から出力され、試験パターンが
“0"の時はＡクロック及びＣクロックがセットパルスと
して第１、第３波形整形部11,13から出力され、Ｂクロ
ックがリセットパルスとして第２波形整形部12から出力
される。このセットパルスの後縁微分パルスでフリップ
フロップ33がセットされ、リセットパルスの後縁微分パ
ルスでフリップフロップ33がリセットされる。
パターンは“1"又は“0"となり、各テストサイクルごと
に順次位相がずれたＡクロック、Ｂクロック、Ｃクロッ
クが入力され、試験パターンが“1"の時はＡクロック及
びＣクロックがリセットパルスとして第１、第３波形整
形部11,13から出力され、Ｂクロックがセットパルスと
して第２波形整形部12から出力され、試験パターンが
“0"の時はＡクロック及びＣクロックがセットパルスと
して第１、第３波形整形部11,13から出力され、Ｂクロ
ックがリセットパルスとして第２波形整形部12から出力
される。このセットパルスの後縁微分パルスでフリップ
フロップ33がセットされ、リセットパルスの後縁微分パ
ルスでフリップフロップ33がリセットされる。
「発明が解決しようとする課題」 第４図ではセットパルス、リセットパルスを幅の狭い
ものとして示したが、実際には可成りの幅をもつため、
同一パターンが連続した時、Ａクロック、Ｂクロック、
Ｃクロックの位相設定によっては、隣りあったラストサ
イクルで二つのセットパルス（又はリセットパルス）が
接近し、例えば第４図でパターン“0"が連続した時に、
前のパターン“0"の時にＣクロックから得られたセット
パルスＰ1と、後のパターン“0"の時にＡクロックから
得られたセットパルスＰ2とが接近し、これらのセット
パルスＰ1,P2がオアされて、第５図に示すように連続し
てしまい、本来はパルスＰ1の後縁のタイミングＴ1でフ
リップフロップ33がセットされるべき所を、パルスＰ2
の後縁のタイミングＴ2でフリップフロップ33がセット
され、出力SBC波形は本来は第４図中の実線で示すよう
になるべき所が、点線で示すようになり、目的としたSB
C波形が得られない。
ものとして示したが、実際には可成りの幅をもつため、
同一パターンが連続した時、Ａクロック、Ｂクロック、
Ｃクロックの位相設定によっては、隣りあったラストサ
イクルで二つのセットパルス（又はリセットパルス）が
接近し、例えば第４図でパターン“0"が連続した時に、
前のパターン“0"の時にＣクロックから得られたセット
パルスＰ1と、後のパターン“0"の時にＡクロックから
得られたセットパルスＰ2とが接近し、これらのセット
パルスＰ1,P2がオアされて、第５図に示すように連続し
てしまい、本来はパルスＰ1の後縁のタイミングＴ1でフ
リップフロップ33がセットされるべき所を、パルスＰ2
の後縁のタイミングＴ2でフリップフロップ33がセット
され、出力SBC波形は本来は第４図中の実線で示すよう
になるべき所が、点線で示すようになり、目的としたSB
C波形が得られない。
「課題を解決するための手段」 この発明によれば従来の第１、第２、第３波形整形部
を備えた試験パターン波形整形回路において、試験パタ
ーン中の直前のサイクルと同一パターンとなる部分が同
一パターン検出回路で検出され、その同一パターン検出
回路の検出出力で第１波形整形部のセットパルス及びリ
セットパルスがそれぞれ第１ゲート及び第２ゲートで禁
止される。
を備えた試験パターン波形整形回路において、試験パタ
ーン中の直前のサイクルと同一パターンとなる部分が同
一パターン検出回路で検出され、その同一パターン検出
回路の検出出力で第１波形整形部のセットパルス及びリ
セットパルスがそれぞれ第１ゲート及び第２ゲートで禁
止される。
「実施例」 第１図にこの発明の実施例を示し、第３図と対応する
部分に同一符号を付けてある。この発明においては試験
パターンは同一パターン検出回路41へも供給され、試験
パターン中の直前のサイクルと同一パターンとなる部分
が検出される。例えば試験パターンはＤ形フリップフロ
ップ42へ供給されてシステムクロックで取込まれ、１テ
ストサイクル遅延される。この遅延された試験パターン
と遅延されない試験パターンとが排他的論理和回路43へ
供給され、排他的論理和回路43は直前のテストサイクル
とパターンが一致している場合は“0"を出力し、不一致
の場合は“1"を出力する。
部分に同一符号を付けてある。この発明においては試験
パターンは同一パターン検出回路41へも供給され、試験
パターン中の直前のサイクルと同一パターンとなる部分
が検出される。例えば試験パターンはＤ形フリップフロ
ップ42へ供給されてシステムクロックで取込まれ、１テ
ストサイクル遅延される。この遅延された試験パターン
と遅延されない試験パターンとが排他的論理和回路43へ
供給され、排他的論理和回路43は直前のテストサイクル
とパターンが一致している場合は“0"を出力し、不一致
の場合は“1"を出力する。
排他的論理和回路43の出力は必要に応じて反転されて
ゲート44へ供給され、ゲート44には制御信号＊CONTが反
転して供給され、制御信号＊CONTはSBC波形モードの時
“0"とされ、その他の時“1"とされる。ゲート44からは
反転出力端子から出力が取出される。従ってSBC波形モ
ードにおいては直前のテストサイクルとパターンが一致
しているとゲート44の出力は“0"となり、直前のテスト
サイクルとパターンが一致してないとゲート44の出力は
“1"となり、他のモードにおいてはゲート44の出力は常
に“1"となる。
ゲート44へ供給され、ゲート44には制御信号＊CONTが反
転して供給され、制御信号＊CONTはSBC波形モードの時
“0"とされ、その他の時“1"とされる。ゲート44からは
反転出力端子から出力が取出される。従ってSBC波形モ
ードにおいては直前のテストサイクルとパターンが一致
しているとゲート44の出力は“0"となり、直前のテスト
サイクルとパターンが一致してないとゲート44の出力は
“1"となり、他のモードにおいてはゲート44の出力は常
に“1"となる。
第１波形整形部11のセット端子21の出力は第１ゲート
45を通じて第１オア回路28へ供給され、リセット端子18
の出力は第２ゲート46を通じて第２オア回路29へ供給さ
れる。同一パターン検出回路41の出力、つまりこの例で
はゲート44の出力がゲート信号として第１、第２ゲート
45,46へそれぞれ供給される。従ってSBC波形モード以外
においては第１、第２ゲート45,46は常時開とされ、SBC
波形モードにおいては直前のテストサイクルとパターン
が一致しない場合は第１、第２ゲート45,46は開となっ
ているが、直前のテストサイクルとパターンが一致して
いる場合は第１、第２ゲート45,46が閉じて第１波形整
形部11からのセットパルス、リセットパルスが禁止され
る。
45を通じて第１オア回路28へ供給され、リセット端子18
の出力は第２ゲート46を通じて第２オア回路29へ供給さ
れる。同一パターン検出回路41の出力、つまりこの例で
はゲート44の出力がゲート信号として第１、第２ゲート
45,46へそれぞれ供給される。従ってSBC波形モード以外
においては第１、第２ゲート45,46は常時開とされ、SBC
波形モードにおいては直前のテストサイクルとパターン
が一致しない場合は第１、第２ゲート45,46は開となっ
ているが、直前のテストサイクルとパターンが一致して
いる場合は第１、第２ゲート45,46が閉じて第１波形整
形部11からのセットパルス、リセットパルスが禁止され
る。
このような構成及び動作であるから、例えば第４図に
示した例の場合は第２図に示すように試験パターンに
“0"が２サイクル連続すると、その後の“0"のサイクル
において同一パターン検出回路41の出力は“0"となり、
第１、第２ゲート45,46が禁止され、第１波形整形部11
からのセットパルス（点線のパルスＰ2）は禁止されて
第１オア回路28へ供給されない。従ってその直前のセッ
トパルス（第３波形整形部13から供給される実線のパル
スＰ1）とパルスＰ2とが接近していても、フリップフロ
ップ33は必ずパルスＰ1の後縁でセットされ、目的とす
るSBC波形が得られる。
示した例の場合は第２図に示すように試験パターンに
“0"が２サイクル連続すると、その後の“0"のサイクル
において同一パターン検出回路41の出力は“0"となり、
第１、第２ゲート45,46が禁止され、第１波形整形部11
からのセットパルス（点線のパルスＰ2）は禁止されて
第１オア回路28へ供給されない。従ってその直前のセッ
トパルス（第３波形整形部13から供給される実線のパル
スＰ1）とパルスＰ2とが接近していても、フリップフロ
ップ33は必ずパルスＰ1の後縁でセットされ、目的とす
るSBC波形が得られる。
「発明の効果」 以上述べたようにこの発明によれば試験パターン中の
直前のテストサイクルと同一のパターンの部分を検出
し、この検出出力で第１波形整形部11の出力を禁止して
いるため、隣接テストサイクル間でセットパルス又はリ
セットパルスが近接しても、その近接した後の方のパル
スは禁止されるため、正しいSBC波形が得られる。
直前のテストサイクルと同一のパターンの部分を検出
し、この検出出力で第１波形整形部11の出力を禁止して
いるため、隣接テストサイクル間でセットパルス又はリ
セットパルスが近接しても、その近接した後の方のパル
スは禁止されるため、正しいSBC波形が得られる。
第１図はこの発明の実施例を示す論理回路図、第２図は
その動作例の一部を示すタイムチャート、第３図は従来
の試験パターン波形整形回路を示す論理回路図、第４図
はその動作例を示すタイムチャート、第５図は二つのパ
ルスが接近してフリップフロップを制御するタイミング
がずれる様子を示す波形図である。
その動作例の一部を示すタイムチャート、第３図は従来
の試験パターン波形整形回路を示す論理回路図、第４図
はその動作例を示すタイムチャート、第５図は二つのパ
ルスが接近してフリップフロップを制御するタイミング
がずれる様子を示す波形図である。
Claims (1)
- 【請求項１】試験パターンとＡクロックが供給されてそ
の試験パターンの“1",“0"に応じてＡクロックをセッ
トパルスとリセットパルスとに振り分けて出力する第１
波形整形部と、 上記試験パターンとＢクロックが供給されてその試験パ
ターンの“0",“1"に応じてＢクロックをセットパルス
とリセットパルスとに振り分けて出力する第２波形整形
部と、 上記試験パターンとＣクロックが供給されてその試験パ
ターンの“1",“0"に応じてＣクロックをセットパルス
とリセットパルスとに振り分けて出力する第３波形整形
部と、 これら第１、第２、第３波形整形部のセットパルスが供
給される第１オア回路と、 上記第１、第２、第３波形整形部のリセットパルスが供
給される第２オア回路と、 上記第１オア回路の出力でセットされ、上記第２オア回
路の出力でリセットされて波形整形された試験パターン
を出力するフリップフロップとを有する半導体試験装置
の試験パターン波形整形回路において、 上記試験パターンが供給され、直前のサイクルと同一パ
ターンとなる部分を検出する同一パターン検出回路と、 その同一パターン検出回路の検出出力で上記第１波形整
形部のセットパルス及びリセットパルスを禁止する第１
及び第２ゲートとを設けたことを特徴とする半導体試験
装置の試験パターン波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140032A JP2831033B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体試験装置の試験パターン波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140032A JP2831033B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体試験装置の試験パターン波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH034185A JPH034185A (ja) | 1991-01-10 |
| JP2831033B2 true JP2831033B2 (ja) | 1998-12-02 |
Family
ID=15259372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140032A Expired - Fee Related JP2831033B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体試験装置の試験パターン波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831033B2 (ja) |
-
1989
- 1989-05-31 JP JP1140032A patent/JP2831033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034185A (ja) | 1991-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |