JP2840905B2 - カウンタ回路 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/62—Performing operations exclusively by counting total number of pulses ; Multiplication, division or derived operations using combined denominational and incremental processing by counters, i.e. without column shift
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
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Description
【０００１】
【産業上の利用分野】本発明はカウンタ回路、特にアウ
トプットコンペア型のタイマに関するものである。
トプットコンペア型のタイマに関するものである。
【０００２】
【従来の技術】図１は、この種の従来のカウンタ回路の
構成を示すブロック図である。カウンタ１には、カウン
ト対象のクロックCLK が入力される。カウンタ１とバス
BSとの間でデータが授受されるようになっている。コン
ペア回路３にはカウンタ１のカウント値及びコンペアレ
ジスタ２に設定している値（データ）が与えられる。コ
ンペア回路３が出力するコンペア出力信号CSはトランス
ファゲートTG1 のゲート端子に与えられる。ラッチ回路
４の値はトランスファゲートTG1 を介してラッチ回路５
に与えられる。ラッチ回路５からラッチ回路５に設定し
た値が出力される。
構成を示すブロック図である。カウンタ１には、カウン
ト対象のクロックCLK が入力される。カウンタ１とバス
BSとの間でデータが授受されるようになっている。コン
ペア回路３にはカウンタ１のカウント値及びコンペアレ
ジスタ２に設定している値（データ）が与えられる。コ
ンペア回路３が出力するコンペア出力信号CSはトランス
ファゲートTG1 のゲート端子に与えられる。ラッチ回路
４の値はトランスファゲートTG1 を介してラッチ回路５
に与えられる。ラッチ回路５からラッチ回路５に設定し
た値が出力される。
【０００３】バスBSのデータは、トランスファゲートTG
2 を介してコンペアレジスタ２に与えられ、トランスフ
ァゲートTG3 を介してラッチ回路４に与えられる。書込
み信号WT1 はトランスファゲートTG2 のゲート端子に与
えられ、書込み信号WT2 はトランスファゲートTG3 のゲ
ート端子に与えられる。
2 を介してコンペアレジスタ２に与えられ、トランスフ
ァゲートTG3 を介してラッチ回路４に与えられる。書込
み信号WT1 はトランスファゲートTG2 のゲート端子に与
えられ、書込み信号WT2 はトランスファゲートTG3 のゲ
ート端子に与えられる。
【０００４】次にこのカウンタ回路の動作を説明する。
カウンタ１はイネーブルにされた後は、カウントアップ
動作を続ける。そこで先ずバスBSを介して、このカウン
タ１のカウント値に対して、カウンタ回路の出力値を変
化させたいタイミングに相当する値をコンペアレジスタ
２に、また変化させたい出力値をラッチ回路４に夫々設
定する。カウンタ１のカウントアップ動作により、その
カウント値がコンペアレジスタ２に設定している値に達
したとき、コンペア回路３がこれを検出し、コンペア回
路３からコンペア出力信号CSを出力する。そして、この
コンペア出力信号CSに同期させて、トランスファゲート
TG1 を導通させ、ラッチ回路４の値をラッチ回路５へ転
送し、ラッチ回路５の値を変更してカウンタ回路の出力
値を変化させる。
カウンタ１はイネーブルにされた後は、カウントアップ
動作を続ける。そこで先ずバスBSを介して、このカウン
タ１のカウント値に対して、カウンタ回路の出力値を変
化させたいタイミングに相当する値をコンペアレジスタ
２に、また変化させたい出力値をラッチ回路４に夫々設
定する。カウンタ１のカウントアップ動作により、その
カウント値がコンペアレジスタ２に設定している値に達
したとき、コンペア回路３がこれを検出し、コンペア回
路３からコンペア出力信号CSを出力する。そして、この
コンペア出力信号CSに同期させて、トランスファゲート
TG1 を導通させ、ラッチ回路４の値をラッチ回路５へ転
送し、ラッチ回路５の値を変更してカウンタ回路の出力
値を変化させる。
【０００５】このように、カウンタ回路の出力値を変化
させるタイミングに相当する値を、コンペアレジスタ２
に、また変化させたい出力値をラッチ回路４に設定する
ことにより、カウンタ回路から所望の時間幅の出力波形
が得られる。ところで、コンペアレジスタ２の値を一度
設定した後に、途中でその値の変更をする必要が生じた
場合には、図示しないCPU により、変更すべき値の計算
がなされた後に、変更が可能なタイミングであるか否か
の判断をするためにカウンタ１の現在のカウント値を読
出し、そのカウント値とコンペアレジスタ２に設定して
いる値との比較を行ない、変更が可能と判断された場合
のみ、その後にコンペアレジスタ２の値を変更させてい
る。
させるタイミングに相当する値を、コンペアレジスタ２
に、また変化させたい出力値をラッチ回路４に設定する
ことにより、カウンタ回路から所望の時間幅の出力波形
が得られる。ところで、コンペアレジスタ２の値を一度
設定した後に、途中でその値の変更をする必要が生じた
場合には、図示しないCPU により、変更すべき値の計算
がなされた後に、変更が可能なタイミングであるか否か
の判断をするためにカウンタ１の現在のカウント値を読
出し、そのカウント値とコンペアレジスタ２に設定して
いる値との比較を行ない、変更が可能と判断された場合
のみ、その後にコンペアレジスタ２の値を変更させてい
る。
【０００６】図２はカウンタ１のカウント値及びカウン
タ回路の出力値の変化を示す説明図である。図２(b) に
示す出力波形を得ようとする場合、まずラッチ回路４に
“Ｈ”，ラッチ回路５に“Ｌ”の値を、コンペアレジス
タ２に時点ｔ 1 の値を設定し、カウンタ１を始動させ
る。カウンタ１のカウント値は図２(a) に示すように増
加していく。カウント値がコンペアレジスタ２の値に達
した時点ｔ1 でコンペア回路３がコンペア出力信号CSを
出力し、ラッチ回路５の値、つまりカウンタ回路の出力
波形が図２(b) に実線で示す如く立上る。コンペア出力
信号CSの出力に合わせて、割り込み等の発生によりラッ
チ回路４に“Ｌ”の値を、コンペアレジスタ２に時点ｔ
2 の値を設定する。その後カウントしたカウント値が再
びコンペアレジスタ２の値に達した時点ｔ2 でコンペア
回路３がコンペア出力信号CSを出力し、ラッチ回路５の
値が変わってカウンタ回路の出力波形は図２(b) に実線
で示す如く立下る。このときも、コンペア出力信号CSの
出力に合わせて、割り込み等の発生により、ラッチ回路
４に“Ｈ”の値を、コンペアレジスタ２に次の立上がり
に相当する値の設定を行う。このような制御を繰り返し
て行い、図２(b) に示すような出力波形を繰り返して発
生する。
タ回路の出力値の変化を示す説明図である。図２(b) に
示す出力波形を得ようとする場合、まずラッチ回路４に
“Ｈ”，ラッチ回路５に“Ｌ”の値を、コンペアレジス
タ２に時点ｔ 1 の値を設定し、カウンタ１を始動させ
る。カウンタ１のカウント値は図２(a) に示すように増
加していく。カウント値がコンペアレジスタ２の値に達
した時点ｔ1 でコンペア回路３がコンペア出力信号CSを
出力し、ラッチ回路５の値、つまりカウンタ回路の出力
波形が図２(b) に実線で示す如く立上る。コンペア出力
信号CSの出力に合わせて、割り込み等の発生によりラッ
チ回路４に“Ｌ”の値を、コンペアレジスタ２に時点ｔ
2 の値を設定する。その後カウントしたカウント値が再
びコンペアレジスタ２の値に達した時点ｔ2 でコンペア
回路３がコンペア出力信号CSを出力し、ラッチ回路５の
値が変わってカウンタ回路の出力波形は図２(b) に実線
で示す如く立下る。このときも、コンペア出力信号CSの
出力に合わせて、割り込み等の発生により、ラッチ回路
４に“Ｈ”の値を、コンペアレジスタ２に次の立上がり
に相当する値の設定を行う。このような制御を繰り返し
て行い、図２(b) に示すような出力波形を繰り返して発
生する。
【０００７】ところで、前述したようにコンペアレジス
タ２に設定した値を途中で変更する必要が生じたとき
は、その値の変更が可能かどうかをCPU により判断する
処理が必要であるため、図２(b) に示すようにカウンタ
回路の出力値を ■Ｂ■ で示すタイミングまでに変更を
完了すればよいとしても、補正値の算出を ■Ａ■ のタ
イミングまでに完了する必要がある。しかし、例えばエ
ンジンを制御する目的等に実用している場合は、タイミ
ング ■Ａ■ と ■Ｂ■ との間の時間幅 ■Ｃ■を十分
長くしているため、コンペアレジスタ２の値を変更する
必要が生じてもCPU による判断処理のためタイミング
■Ａ■ に間に合わず殆どはコンペアレジスタ２の値の
変更がなされない。
タ２に設定した値を途中で変更する必要が生じたとき
は、その値の変更が可能かどうかをCPU により判断する
処理が必要であるため、図２(b) に示すようにカウンタ
回路の出力値を ■Ｂ■ で示すタイミングまでに変更を
完了すればよいとしても、補正値の算出を ■Ａ■ のタ
イミングまでに完了する必要がある。しかし、例えばエ
ンジンを制御する目的等に実用している場合は、タイミ
ング ■Ａ■ と ■Ｂ■ との間の時間幅 ■Ｃ■を十分
長くしているため、コンペアレジスタ２の値を変更する
必要が生じてもCPU による判断処理のためタイミング
■Ａ■ に間に合わず殆どはコンペアレジスタ２の値の
変更がなされない。
【０００８】なお、コンペアレジスタ２の値の変更が可
能か否かを判断せずに、コンペアレジスタ２の値を大き
くする変更を行った場合は、特に異常波形を発生するこ
とはなく、図２(c) に示すような波形に変更可能であ
る。しかし、コンペアレジスタ２の値を小さくする変更
を行った場合、その変更が可能なタイミングであれば、
カウンタのカウント値が変更した値に達したときにコン
ペア出力信号が得られて図２(d) に示すように実線の立
下り時点以前の時点で破線で示すように立下る出力波形
が生じるが、その変更が不可能なタイミングであれば、
変更した値にカウンタ１のカウント値が達するまで、コ
ンペア出力信号が得られず、図２(d) に実線部分を延長
する破線で示すように時間幅が異常に長い出力波形が生
じる。
能か否かを判断せずに、コンペアレジスタ２の値を大き
くする変更を行った場合は、特に異常波形を発生するこ
とはなく、図２(c) に示すような波形に変更可能であ
る。しかし、コンペアレジスタ２の値を小さくする変更
を行った場合、その変更が可能なタイミングであれば、
カウンタのカウント値が変更した値に達したときにコン
ペア出力信号が得られて図２(d) に示すように実線の立
下り時点以前の時点で破線で示すように立下る出力波形
が生じるが、その変更が不可能なタイミングであれば、
変更した値にカウンタ１のカウント値が達するまで、コ
ンペア出力信号が得られず、図２(d) に実線部分を延長
する破線で示すように時間幅が異常に長い出力波形が生
じる。
【０００９】
【発明が解決しようとする課題】前述したように、従来
のカウンタ回路は、一度設定したコンペアレジスタの値
を途中で変更する必要が生じた場合、CPU によりその値
の変更が可能か否かの判断処理を行った後に変更しなけ
ればならず、変更すべき値の算出を完了するまでの時間
が短く制限されて、設定したコンペアレジスタの値を変
更することは殆ど不可能であるという問題がある。本発
明は斯かる問題に鑑み、コンペアレジスタの値を変更す
る場合に変更が可能か否かの判断をCPU により行う必要
がなく、変更すべき値の算出を完了するまでの時間を長
くできるカウンタ回路を提供することを目的とする。
のカウンタ回路は、一度設定したコンペアレジスタの値
を途中で変更する必要が生じた場合、CPU によりその値
の変更が可能か否かの判断処理を行った後に変更しなけ
ればならず、変更すべき値の算出を完了するまでの時間
が短く制限されて、設定したコンペアレジスタの値を変
更することは殆ど不可能であるという問題がある。本発
明は斯かる問題に鑑み、コンペアレジスタの値を変更す
る場合に変更が可能か否かの判断をCPU により行う必要
がなく、変更すべき値の算出を完了するまでの時間を長
くできるカウンタ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るカウンタ回
路は、カウント対象のクロックをカウントするカウンタ
と、設定した値を変更可能にしているコンペアレジスタ
と、カウンタのカウント値がコンペアレジスタの値に達
したとき所定の信号を発生するコンペア回路とを備えた
カウンタ回路において、前記コンペアレジスタの値を変
更すべき値を設定するレジスタと、該レジスタの値と前
記カウント値とを比較するコンパレータ回路と、該コン
パレータ回路の出力信号に基づいて、前記レジスタに変
更すべき値を設定した場合に、前記カウント値が、レジ
スタの値に達していないときは、レジスタの値をコンペ
アレジスタに設定し、またカウント値がレジスタの値に
達しているときは、レジスタの値をコンペアレジスタに
設定することを禁止する手段とを備えることを特徴とす
る。
路は、カウント対象のクロックをカウントするカウンタ
と、設定した値を変更可能にしているコンペアレジスタ
と、カウンタのカウント値がコンペアレジスタの値に達
したとき所定の信号を発生するコンペア回路とを備えた
カウンタ回路において、前記コンペアレジスタの値を変
更すべき値を設定するレジスタと、該レジスタの値と前
記カウント値とを比較するコンパレータ回路と、該コン
パレータ回路の出力信号に基づいて、前記レジスタに変
更すべき値を設定した場合に、前記カウント値が、レジ
スタの値に達していないときは、レジスタの値をコンペ
アレジスタに設定し、またカウント値がレジスタの値に
達しているときは、レジスタの値をコンペアレジスタに
設定することを禁止する手段とを備えることを特徴とす
る。
【００１１】
【作用】カウンタはクロックをカウントし続ける。カウ
ンタのカウント値とコンペアレジスタの値とをコンペア
回路で比較し、カウント値がコンペアレジスタの値に達
するとカウンタ回路の出力値が変化する。コンパレータ
回路はカウンタのカウント値及びレジスタの値を比較す
る。レジスタに変更すべき値を設定すると、カウンタの
カウント値がレジスタの値に達していないときは、コン
パレータ回路が出力する信号により、レジスタの値をコ
ンペアレジスタに転送し、コンペアレジスタの値を変更
し、またカウント値がレジスタの値に達しているとき
は、レジスタの値をコンペアレジスタに設定するのを禁
止する。これにより、CPU によりコンペアレジスタの値
の変更の可否を判断する必要がなく、変更すべき値の算
出を完了するまでの時間を長くできる。
ンタのカウント値とコンペアレジスタの値とをコンペア
回路で比較し、カウント値がコンペアレジスタの値に達
するとカウンタ回路の出力値が変化する。コンパレータ
回路はカウンタのカウント値及びレジスタの値を比較す
る。レジスタに変更すべき値を設定すると、カウンタの
カウント値がレジスタの値に達していないときは、コン
パレータ回路が出力する信号により、レジスタの値をコ
ンペアレジスタに転送し、コンペアレジスタの値を変更
し、またカウント値がレジスタの値に達しているとき
は、レジスタの値をコンペアレジスタに設定するのを禁
止する。これにより、CPU によりコンペアレジスタの値
の変更の可否を判断する必要がなく、変更すべき値の算
出を完了するまでの時間を長くできる。
【００１２】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図３は本発明に係るカウンタ回路の構成を示す
ブロック図である。カウンタ１には、カウント対象のク
ロックCLK が入力される。カウンタ１とバスBSとの間で
データを授受できるようになっている。コンペア回路３
には、カウンタ１のカウント値及びコンペアレジスタ２
に設定している値が与えられる。
述する。図３は本発明に係るカウンタ回路の構成を示す
ブロック図である。カウンタ１には、カウント対象のク
ロックCLK が入力される。カウンタ１とバスBSとの間で
データを授受できるようになっている。コンペア回路３
には、カウンタ１のカウント値及びコンペアレジスタ２
に設定している値が与えられる。
【００１３】またカウンタ１のカウント値はコンパレー
タ回路７に与えられる。コンペア回路３が出力するコン
ペア出力信号CSはトランスファゲートTG1 のゲート端子
に与えられる。ラッチ回路４に設定された値はトランス
ファゲートTG1 を介してラッチ回路５へ与えられ、ラッ
チ回路５からラッチ回路５の値が出力される。ラッチ回
路５の値は３入力AND 回路８の第２入力端子へ入力され
る。バスBSのデータはトランスファゲートTG2 を介して
コンペアレジスタ２に与えられ、トランスファゲートTG
3 を介してラッチ回路４に与えられ、またトランスファ
ゲートTG4 を介してレジスタ６へ与えられる。レジスタ
６に設定した値はトランスファゲートTG5 を介してコン
ペアレジスタ２に与えられる。レジスタ６の値はまたコ
ンパレータ回路７に与えられる。
タ回路７に与えられる。コンペア回路３が出力するコン
ペア出力信号CSはトランスファゲートTG1 のゲート端子
に与えられる。ラッチ回路４に設定された値はトランス
ファゲートTG1 を介してラッチ回路５へ与えられ、ラッ
チ回路５からラッチ回路５の値が出力される。ラッチ回
路５の値は３入力AND 回路８の第２入力端子へ入力され
る。バスBSのデータはトランスファゲートTG2 を介して
コンペアレジスタ２に与えられ、トランスファゲートTG
3 を介してラッチ回路４に与えられ、またトランスファ
ゲートTG4 を介してレジスタ６へ与えられる。レジスタ
６に設定した値はトランスファゲートTG5 を介してコン
ペアレジスタ２に与えられる。レジスタ６の値はまたコ
ンパレータ回路７に与えられる。
【００１４】コンパレータ回路が出力するコンパレータ
出力信号は３入力AND 回路８の第１入力端子へ入力され
る。書込み信号WT1 はトランスファゲートTG2 のゲート
端子に与えられる。書込み信号WT2 はトランスファゲー
トTG3 のゲート端子に与えられる。書込み信号WT3 はト
ランスファゲートTG4 のゲート端子へ与えられる。書込
み信号WT3 に同期して遅延している書込み信号WT4 は３
入力AND 回路８の第３入力端子に入力される。
出力信号は３入力AND 回路８の第１入力端子へ入力され
る。書込み信号WT1 はトランスファゲートTG2 のゲート
端子に与えられる。書込み信号WT2 はトランスファゲー
トTG3 のゲート端子に与えられる。書込み信号WT3 はト
ランスファゲートTG4 のゲート端子へ与えられる。書込
み信号WT3 に同期して遅延している書込み信号WT4 は３
入力AND 回路８の第３入力端子に入力される。
【００１５】次にこのように構成したカウンタ回路の動
作を説明する。カウンタ１はイネーブルにされた後はカ
ウントアップ動作を続ける。ここで先ずバスBSを介して
このカウンタ１のカウント値に対してカウンタ回路の出
力を変化させたいタイミングに相当する値をコンペアレ
ジスタ２に、また変化させたい出力値をラッチ回路４に
夫々設定する。カウンタ１のカウントアップ動作によ
り、カウント値がコンペアレジスタ２に設定している値
となったとき、コンペア回路３がこれを検出し、コンペ
ア回路３からコンペア出力信号CSを出力する。そして、
このコンペア出力信号CSに同期して、トランスファゲー
トTG1 を導通させてラッチ回路４の値をラッチ回路５へ
転送してラッチ回路５に設定し、カウンタ回路の出力値
を変化させる。
作を説明する。カウンタ１はイネーブルにされた後はカ
ウントアップ動作を続ける。ここで先ずバスBSを介して
このカウンタ１のカウント値に対してカウンタ回路の出
力を変化させたいタイミングに相当する値をコンペアレ
ジスタ２に、また変化させたい出力値をラッチ回路４に
夫々設定する。カウンタ１のカウントアップ動作によ
り、カウント値がコンペアレジスタ２に設定している値
となったとき、コンペア回路３がこれを検出し、コンペ
ア回路３からコンペア出力信号CSを出力する。そして、
このコンペア出力信号CSに同期して、トランスファゲー
トTG1 を導通させてラッチ回路４の値をラッチ回路５へ
転送してラッチ回路５に設定し、カウンタ回路の出力値
を変化させる。
【００１６】このようにカウンタ回路の出力値を変化さ
せるタイミングに相当する値をコンペアレジスタ２に、
また変化させたい出力値をラッチ回路４に設定すること
によりカウンタ回路から所望の時間幅の出力波形が得ら
れる。
せるタイミングに相当する値をコンペアレジスタ２に、
また変化させたい出力値をラッチ回路４に設定すること
によりカウンタ回路から所望の時間幅の出力波形が得ら
れる。
【００１７】ところで、コンペアレジスタ２の値を一度
設定した後に、その値を途中で変更する場合には、変更
すべき値の算出がなされた後、図４(a) に示すクロック
CLKに同期してCPU(図示せず）により、図４(b) に示す
書込み信号WT3 を発生させてトランスファゲートTG4 を
導通させ、変更すべき値をレジスタ６に設定する。そし
て書込み信号WT3 が発生すると、それに続いて図４(c)
に示すタイミングで書込み信号WT4 が発生し３入力AND
回路８へ入力される。ここで、コンパレータ回路７はカ
ウンタ１のカウント値と、レジスタ６に設定した値とを
比較して、カウント値がレジスタ６の値に達していない
ことを検出しており、その検出時の信号を３入力AND 回
路８へ入力する。それにより、ラッチ回路５の値が ■
１■ であれば３入力AND 回路８の論理が成立してその
出力信号がトランスファゲートTG5に与えられてトラン
スファゲートTG5 を導通させてレジスタ６の値をコンペ
アレジスタ２へ転送してコンペアレジスタ２の値を変更
する。
設定した後に、その値を途中で変更する場合には、変更
すべき値の算出がなされた後、図４(a) に示すクロック
CLKに同期してCPU(図示せず）により、図４(b) に示す
書込み信号WT3 を発生させてトランスファゲートTG4 を
導通させ、変更すべき値をレジスタ６に設定する。そし
て書込み信号WT3 が発生すると、それに続いて図４(c)
に示すタイミングで書込み信号WT4 が発生し３入力AND
回路８へ入力される。ここで、コンパレータ回路７はカ
ウンタ１のカウント値と、レジスタ６に設定した値とを
比較して、カウント値がレジスタ６の値に達していない
ことを検出しており、その検出時の信号を３入力AND 回
路８へ入力する。それにより、ラッチ回路５の値が ■
１■ であれば３入力AND 回路８の論理が成立してその
出力信号がトランスファゲートTG5に与えられてトラン
スファゲートTG5 を導通させてレジスタ６の値をコンペ
アレジスタ２へ転送してコンペアレジスタ２の値を変更
する。
【００１８】即ち、カウンタ１のカウント値が、レジス
タ６に値を設定したときに、その設定した値に達してい
なければコンペアレジスタ２の値が変更される。しか
し、カウント値がレジスタ６の値に達しているときはト
ランスファゲートTG5 は非導通であってレジスタ６の値
は転送されず、コンペアレジスタ２の値を変更しない。
それにより、コンペア回路３はカウンタ１のカウント値
と、変更したコンペアレジスタ２の値とを比較し、カウ
ント値が変更した値に達すると、前述したと同様にラッ
チ回路４の値をラッチ回路５へ転送して、カウンタ回路
の出力値が変化する。このようにして、カウンタ回路の
出力波形（出力値）の「Ｈ」レベルの時間幅を変更でき
る。なお、ラッチ回路５の値をインバータを介して３入
力AND 回路８へ入力すれば出力波形の「Ｌ」レベルの時
間幅を変更できる。
タ６に値を設定したときに、その設定した値に達してい
なければコンペアレジスタ２の値が変更される。しか
し、カウント値がレジスタ６の値に達しているときはト
ランスファゲートTG5 は非導通であってレジスタ６の値
は転送されず、コンペアレジスタ２の値を変更しない。
それにより、コンペア回路３はカウンタ１のカウント値
と、変更したコンペアレジスタ２の値とを比較し、カウ
ント値が変更した値に達すると、前述したと同様にラッ
チ回路４の値をラッチ回路５へ転送して、カウンタ回路
の出力値が変化する。このようにして、カウンタ回路の
出力波形（出力値）の「Ｈ」レベルの時間幅を変更でき
る。なお、ラッチ回路５の値をインバータを介して３入
力AND 回路８へ入力すれば出力波形の「Ｌ」レベルの時
間幅を変更できる。
【００１９】このように、CPU は変更すべき値をレジス
タ６に設定する制御をするだけでCPU は、変更すべき値
に変更が可能か否かを判断する判断処理が不要となる。
これにより、図５(a) に示す如くカウント値がコンペア
レジスタの値に達すると、カウンタ回路の出力値が図５
(b) に示す如く変化する。ここでコンペアレジスタの値
を変更する場合、図５(b) に示すように実際にコンペア
レジスタ２の値を変更するタイミング ■Ｂ" は従来の
カウンタ回路の場合と変わらないが、変更すべき値に変
更が可能か否かを決定するに要する時間 ■Ｃ" が僅か
なものとなる。そのため変更すべき値の算出を完了する
タイミング ■Ａ" を遅らせることができて、カウンタ
回路の出力波形の時間幅を適宜に変更できる。本実施例
ではカウンタ１をアップカウンタとしてその動作を説明
したが、ダウンカウンタであっても同様の効果が得られ
る。
タ６に設定する制御をするだけでCPU は、変更すべき値
に変更が可能か否かを判断する判断処理が不要となる。
これにより、図５(a) に示す如くカウント値がコンペア
レジスタの値に達すると、カウンタ回路の出力値が図５
(b) に示す如く変化する。ここでコンペアレジスタの値
を変更する場合、図５(b) に示すように実際にコンペア
レジスタ２の値を変更するタイミング ■Ｂ" は従来の
カウンタ回路の場合と変わらないが、変更すべき値に変
更が可能か否かを決定するに要する時間 ■Ｃ" が僅か
なものとなる。そのため変更すべき値の算出を完了する
タイミング ■Ａ" を遅らせることができて、カウンタ
回路の出力波形の時間幅を適宜に変更できる。本実施例
ではカウンタ１をアップカウンタとしてその動作を説明
したが、ダウンカウンタであっても同様の効果が得られ
る。
【００２０】
【発明の効果】以上詳述したように、本発明によれば変
更すべき値を設定するレジスタと、このレジスタの値及
びカウンタのカウント値を比較するコンパレータ回路と
を備え、レジスタに値を設定した場合に、カウンタのカ
ウント値がレジスタの値に達していないときはコンペア
レジスタの値を変更させ、またカウント値がレジスタの
値に達しているときはコンペアレジスタの値を変更する
ことを禁じる手段を備えるから、CPU により変更すべき
値に変更可能か否かの判断をする時間が不要になり、変
更すべき値の算出を完了するタイミングを遅らせること
ができ、従来は値を変更できなかったタイミングでもコ
ンペアレジスタの値の変更が可能になり、カウンタ回路
の出力波形の時間幅を適宜に変更できるカウンタ回路を
提供できる優れた効果を奏する。
更すべき値を設定するレジスタと、このレジスタの値及
びカウンタのカウント値を比較するコンパレータ回路と
を備え、レジスタに値を設定した場合に、カウンタのカ
ウント値がレジスタの値に達していないときはコンペア
レジスタの値を変更させ、またカウント値がレジスタの
値に達しているときはコンペアレジスタの値を変更する
ことを禁じる手段を備えるから、CPU により変更すべき
値に変更可能か否かの判断をする時間が不要になり、変
更すべき値の算出を完了するタイミングを遅らせること
ができ、従来は値を変更できなかったタイミングでもコ
ンペアレジスタの値の変更が可能になり、カウンタ回路
の出力波形の時間幅を適宜に変更できるカウンタ回路を
提供できる優れた効果を奏する。
【図１】従来のカウンタ回路の構成を示すブロック図で
ある。
ある。
【図２】カウンタのカウント値及びカウンタ回路の出力
値の変化を示す説明図である。
値の変化を示す説明図である。
【図３】本発明に係るカウンタ回路の構成を示すブロッ
ク図である。
ク図である。
【図４】クロック及び書込み信号のタイミングチャート
である。
である。
【図５】カウンタのカウント値及びカウンタ回路の出力
値の変化を示す説明図である。
値の変化を示す説明図である。
１ カウンタ ２ コンペアレジスタ ３ コンペア回路 ４，５ ラッチ回路 ６ レジスタ ７ コンパレータ回路 TG1 〜TG5 トランスファゲート BS バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 23/66 H03K 21/00
Claims (1)
- 【請求項１】 カウント対象のクロックをカウントする
カウンタと、設定した値を変更可能にしているコンペア
レジスタと、カウンタのカウント値がコンペアレジスタ
の値に達したとき所定の信号を発生するコンペア回路と
を備えたカウンタ回路において、前記コンペアレジスタ
の値を変更すべき値を設定するレジスタと、該レジスタ
の値と前記カウント値とを比較するコンパレータ回路
と、該コンパレータ回路の出力信号に基づいて、前記レ
ジスタに変更すべき値を設定した場合に、前記カウント
値が、レジスタの値に達していないときは、レジスタの
値をコンペアレジスタに設定し、またカウント値がレジ
スタの値に達しているときは、レジスタの値をコンペア
レジスタに設定することを禁止する手段とを備えること
を特徴とするカウンタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268477A JP2840905B2 (ja) | 1992-10-07 | 1992-10-07 | カウンタ回路 |
| US08/128,968 US5430781A (en) | 1992-10-07 | 1993-09-30 | Variable pulse width generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268477A JP2840905B2 (ja) | 1992-10-07 | 1992-10-07 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120813A JPH06120813A (ja) | 1994-04-28 |
| JP2840905B2 true JP2840905B2 (ja) | 1998-12-24 |
Family
ID=17459044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4268477A Expired - Fee Related JP2840905B2 (ja) | 1992-10-07 | 1992-10-07 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430781A (ja) |
| JP (1) | JP2840905B2 (ja) |
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|---|---|---|---|---|
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| JP3720788B2 (ja) * | 2002-04-15 | 2005-11-30 | キヤノン株式会社 | 投影露光装置及びデバイス製造方法 |
| JP5235372B2 (ja) * | 2007-09-28 | 2013-07-10 | 岩通計測株式会社 | パルス発生装置 |
| US8653871B1 (en) * | 2012-11-09 | 2014-02-18 | Atmel Corporation | Counter circuit |
| US10416703B2 (en) * | 2017-08-10 | 2019-09-17 | Ambiq Micro, Inc. | Counter/timer array for generation of complex patterns independent of software control |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3746842A (en) * | 1971-09-27 | 1973-07-17 | Laitram Corp | Digital magnetic compass |
| JPS5272125A (en) * | 1975-12-12 | 1977-06-16 | Casio Comput Co Ltd | Manual input device for information |
| US4175287A (en) * | 1978-01-23 | 1979-11-20 | Rockwell International Corporation | Elastic store slip control circuit apparatus and method for preventing overlapping sequential read and write operations |
| US4365202A (en) * | 1980-08-25 | 1982-12-21 | Rca Corporation | Duty cycle generator with improved resolution |
| JPS60232720A (ja) * | 1984-05-02 | 1985-11-19 | Omron Tateisi Electronics Co | 電子式プリセツトカウンタ |
| JP2968306B2 (ja) * | 1990-05-16 | 1999-10-25 | 株式会社リコー | 複写装置の制御方法 |
| JPH04168511A (ja) * | 1990-10-31 | 1992-06-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH04192037A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-10-07 JP JP4268477A patent/JP2840905B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-30 US US08/128,968 patent/US5430781A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120813A (ja) | 1994-04-28 |
| US5430781A (en) | 1995-07-04 |
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