JP2828814B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号をあらか
じめ定められたアルゴリズムに従って処理し、目的とす
る出力を得るデジタル信号処理装置に関し、特に、固定
小数点で表現された数字データを処理するデジタル信号
処理装置に関する。
じめ定められたアルゴリズムに従って処理し、目的とす
る出力を得るデジタル信号処理装置に関し、特に、固定
小数点で表現された数字データを処理するデジタル信号
処理装置に関する。
【０００２】
【従来の技術】近年、オーディオ信号用のデジタル信号
処理装置（ＤＳＰ）が開発され、グラフィックイコライ
ザや残響音等の処理が音質の劣化無しにデジタルで簡単
に行えるようになった。即ち、アナログのオーディオ信
号をデジタルに変換し、このデジタル信号に対してＤＳ
Ｐ内部で各種の音響効果を実現するための処理を施し、
その結果のデジタル信号を再びアナログ信号に変換する
のである。
処理装置（ＤＳＰ）が開発され、グラフィックイコライ
ザや残響音等の処理が音質の劣化無しにデジタルで簡単
に行えるようになった。即ち、アナログのオーディオ信
号をデジタルに変換し、このデジタル信号に対してＤＳ
Ｐ内部で各種の音響効果を実現するための処理を施し、
その結果のデジタル信号を再びアナログ信号に変換する
のである。
【０００３】このようなオーディオ信号を取り扱う装置
においてはしばしば対数等のような非線形変換を行う場
合がある。例えば、対数変換をＤＳＰで実現するために
はテーラー近似あるいはチェビシェフ近似などの近似式
に基づいた計算を行わなければならない。この計算のた
めに作られるプログラムは、そのステップが非常に長く
なり、又、時間も多く必要となるため、ＤＳＰのプログ
ラム負担を大きくしていた。
においてはしばしば対数等のような非線形変換を行う場
合がある。例えば、対数変換をＤＳＰで実現するために
はテーラー近似あるいはチェビシェフ近似などの近似式
に基づいた計算を行わなければならない。この計算のた
めに作られるプログラムは、そのステップが非常に長く
なり、又、時間も多く必要となるため、ＤＳＰのプログ
ラム負担を大きくしていた。
【０００４】そこで従来は、非線形変換を以下に説明す
る方法によって、プログラム負担の軽減を図っていた。
図２は入力データを対数変換する場合の例であり、入力
をＸ軸にとり、変換データをＹ軸にとった場合の対数曲
線を示す。対数曲線とＸ軸の交点を起点として、２0、
２1、２2・・・２n（ｎ＝Ｎ−１：Ｎは最上位ビットの
サインビットを除く入力データのビット数）の関係にな
る点をＸ軸上にプロットする。ここで入力データの固定
小数点表示は、入力データに２-Nを乗じた表示となる。
そして、各プロットされた入力データに対応する曲線上
の点を各々結んだ直線を対数曲線に近似し、各直線の傾
きａ0，ａ1，ａ2・・・ａnと各直線のＹ軸切片ｂ0，
ｂ1，ｂ 2・・・ｂnを求める。これら各直線の傾きとＹ
軸切片のデータは、一対にして、プロットした入力デー
タに関係したＲＯＭのアドレスに記憶される。例えば、
サインビットを除くデータが１５ビットである場合、２
0（固定小数点表示２-15）に対応する傾きａ0とＹ軸切
片ｂ0は、ＲＯＭのアドレス「０」に記憶され、２1（固
定小数点表示２4）に対応する傾きａ1とＹ軸切片ｂ1は
ＲＯＭのアドレス「１」に記憶され、各々同様にして、
２14（固定小数点表示２-1）に対応する傾きａ14とＹ軸
切片ｂ14は、ＲＯＭのアドレス「１４」に記憶される。
る方法によって、プログラム負担の軽減を図っていた。
図２は入力データを対数変換する場合の例であり、入力
をＸ軸にとり、変換データをＹ軸にとった場合の対数曲
線を示す。対数曲線とＸ軸の交点を起点として、２0、
２1、２2・・・２n（ｎ＝Ｎ−１：Ｎは最上位ビットの
サインビットを除く入力データのビット数）の関係にな
る点をＸ軸上にプロットする。ここで入力データの固定
小数点表示は、入力データに２-Nを乗じた表示となる。
そして、各プロットされた入力データに対応する曲線上
の点を各々結んだ直線を対数曲線に近似し、各直線の傾
きａ0，ａ1，ａ2・・・ａnと各直線のＹ軸切片ｂ0，
ｂ1，ｂ 2・・・ｂnを求める。これら各直線の傾きとＹ
軸切片のデータは、一対にして、プロットした入力デー
タに関係したＲＯＭのアドレスに記憶される。例えば、
サインビットを除くデータが１５ビットである場合、２
0（固定小数点表示２-15）に対応する傾きａ0とＹ軸切
片ｂ0は、ＲＯＭのアドレス「０」に記憶され、２1（固
定小数点表示２4）に対応する傾きａ1とＹ軸切片ｂ1は
ＲＯＭのアドレス「１」に記憶され、各々同様にして、
２14（固定小数点表示２-1）に対応する傾きａ14とＹ軸
切片ｂ14は、ＲＯＭのアドレス「１４」に記憶される。
【０００５】このように記憶されたデータを用いて、入
力データを対数変換する場合には、入力データの小数点
以下何ビット目に「１」があるかを判定する。そのため
の操作は、図３に示されるフローによって行う。即ち、
変換すべき入力データをＡＣＣ（アキュームレータ）に
セットし、このデータを上位ビットに１ビットシフトし
てサインビットを取り除く。その後、ＲＯＭのアドレス
レジスタに「ｎ」をセットしＡＣＣの最上位ビットが
「１」であるか否かを判定する。「１」である場合に
は、「ｎ」がセットされたアドレスレジスタによってＲ
ＯＭを読み出し、傾きａnとＹ軸切片ｂnを取り出す。一
方、最上位ビットが「０」の場合にはアドレスレジスタ
をデクリメント（−１）してＡＣＣにセットされた入力
データを上位ビットに１ビットシフトし、再びＡＣＣの
最上位ビットが「１」であるか否かを判定する。以上の
動作を繰り返すことによって小数点以下何ビット目に
「１」があるが判別できる。そして、アドレスレジスタ
によって取り出された傾きａiとＹ軸切片ｂiに基づき、
Ｙ＝ａiＸ＋ｂiを算出することによって対数変換された
データが得られる。
力データを対数変換する場合には、入力データの小数点
以下何ビット目に「１」があるかを判定する。そのため
の操作は、図３に示されるフローによって行う。即ち、
変換すべき入力データをＡＣＣ（アキュームレータ）に
セットし、このデータを上位ビットに１ビットシフトし
てサインビットを取り除く。その後、ＲＯＭのアドレス
レジスタに「ｎ」をセットしＡＣＣの最上位ビットが
「１」であるか否かを判定する。「１」である場合に
は、「ｎ」がセットされたアドレスレジスタによってＲ
ＯＭを読み出し、傾きａnとＹ軸切片ｂnを取り出す。一
方、最上位ビットが「０」の場合にはアドレスレジスタ
をデクリメント（−１）してＡＣＣにセットされた入力
データを上位ビットに１ビットシフトし、再びＡＣＣの
最上位ビットが「１」であるか否かを判定する。以上の
動作を繰り返すことによって小数点以下何ビット目に
「１」があるが判別できる。そして、アドレスレジスタ
によって取り出された傾きａiとＹ軸切片ｂiに基づき、
Ｙ＝ａiＸ＋ｂiを算出することによって対数変換された
データが得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た方法によると、入力データの各ビットが「０」か
「１」かを判定するのに、１ビット当り、上位ビットの
判定のステップ、ＡＣＣのシフトをするステップ、及
び、アドレスレジスタをデクリメントするステップの３
ステップを要することになる。従って、最大３×Ｎステ
ップの処理時間が必要となり、多くの処理を行うＤＳＰ
にとって、ビット判定だけのために処理時間が長くなる
ことは好ましくなかった。
た方法によると、入力データの各ビットが「０」か
「１」かを判定するのに、１ビット当り、上位ビットの
判定のステップ、ＡＣＣのシフトをするステップ、及
び、アドレスレジスタをデクリメントするステップの３
ステップを要することになる。従って、最大３×Ｎステ
ップの処理時間が必要となり、多くの処理を行うＤＳＰ
にとって、ビット判定だけのために処理時間が長くなる
ことは好ましくなかった。
【０００７】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、固定小数点で表現された
数字データが保持されるレジスタと、前記数字データの
小数点以下の最上位ビットから最初に「１」が現れるま
でのビット数に応じた非線形変換を行う為のデータを記
憶する記憶手段と、前記レジスタに保持された前記数字
データが印加され、該数字データに基づき前記記憶手段
のアドレスを選択するアドレスデコーダとを備えること
により、数字データから直接必要とするデータを取り出
すことのできるデジタル信号処理装置を提供するもので
ある。
鑑みて創作されたものであり、固定小数点で表現された
数字データが保持されるレジスタと、前記数字データの
小数点以下の最上位ビットから最初に「１」が現れるま
でのビット数に応じた非線形変換を行う為のデータを記
憶する記憶手段と、前記レジスタに保持された前記数字
データが印加され、該数字データに基づき前記記憶手段
のアドレスを選択するアドレスデコーダとを備えること
により、数字データから直接必要とするデータを取り出
すことのできるデジタル信号処理装置を提供するもので
ある。
【０００８】また、所定のデータを記憶する記憶手段
と、該記憶手段のアドレスを指定するアドレスレジスタ
と、該アドレスレジスタの出力にしたがって前記記憶手
段のアドレスを選択するアドレスデコーダとを備えたデ
ジタル信号処理装置において、前記記憶手段は所定のデ
ータを記憶する第１の領域と固定小数点で表現された数
字データの小数点以下の最上位ビットから最初に「１」
が現れるまでのビット数に応じた非線形変換を行う為の
データを記憶する第２の領域を有すると共に、前記アド
レスデコーダは前記第１の領域を選択する第１のアドレ
スデコーダと前記第２の領域を選択する第２のアドレス
デコーダから構成され、制御信号によって前記第１のア
ドレスデコーダの出力と前記第２のアドレスデコーダの
出力を切り替えて前記記憶手段に印加する切り替え回路
を備え、前記アドレスレジスタに前記数字データが保持
された場合に前記第２のアドレスデコーダが前記第２の
領域を選択することにより、通常のＲＯＭのアクセスと
数字データによるＲＯＭのアクセスが行えるデジタル信
号処理装置を提供するものである。
と、該記憶手段のアドレスを指定するアドレスレジスタ
と、該アドレスレジスタの出力にしたがって前記記憶手
段のアドレスを選択するアドレスデコーダとを備えたデ
ジタル信号処理装置において、前記記憶手段は所定のデ
ータを記憶する第１の領域と固定小数点で表現された数
字データの小数点以下の最上位ビットから最初に「１」
が現れるまでのビット数に応じた非線形変換を行う為の
データを記憶する第２の領域を有すると共に、前記アド
レスデコーダは前記第１の領域を選択する第１のアドレ
スデコーダと前記第２の領域を選択する第２のアドレス
デコーダから構成され、制御信号によって前記第１のア
ドレスデコーダの出力と前記第２のアドレスデコーダの
出力を切り替えて前記記憶手段に印加する切り替え回路
を備え、前記アドレスレジスタに前記数字データが保持
された場合に前記第２のアドレスデコーダが前記第２の
領域を選択することにより、通常のＲＯＭのアクセスと
数字データによるＲＯＭのアクセスが行えるデジタル信
号処理装置を提供するものである。
【０００９】
【作用】上述の手段によれば、レジスタに保持された数
字データはアドレスデコーダによってデコーダされる
が、アドレスデコーダは、数字データの小数点以下の最
上位ビットから最初に「１」が現れるまでのビット数を
デコードし、そのビット数に応じた選択信号を出力する
ため、数字データによってアクセスされる記憶手段のア
ドレスは、小数点以下から最初に「１」が現れるまでの
ビット数に応じたアドレスとなる。従って、アドレスデ
コーダによってアクセスされる各アドレスに、小数点以
下から最初に「１」が現れるまでのビット数に応じた非
線形変換の為のデータを記憶させておくことにより、数
字データから直接所望のデータが得られ、数字データの
各ビットの判定をする必要がなくなる。
字データはアドレスデコーダによってデコーダされる
が、アドレスデコーダは、数字データの小数点以下の最
上位ビットから最初に「１」が現れるまでのビット数を
デコードし、そのビット数に応じた選択信号を出力する
ため、数字データによってアクセスされる記憶手段のア
ドレスは、小数点以下から最初に「１」が現れるまでの
ビット数に応じたアドレスとなる。従って、アドレスデ
コーダによってアクセスされる各アドレスに、小数点以
下から最初に「１」が現れるまでのビット数に応じた非
線形変換の為のデータを記憶させておくことにより、数
字データから直接所望のデータが得られ、数字データの
各ビットの判定をする必要がなくなる。
【００１０】又、通常の記憶手段に第２の記憶領域を設
けると共に第２の記憶領域をアクセスする第２のデコー
ダを設け、アドレスレジスタに数字データがセットされ
た場合には、数字データを第２のデコーダでデコード
し、小数点以下の最上位ビットから最初に「１」が現れ
るまでのビット数に応じた第２のデコーダのデコード出
力で第２の領域のアドレスを選択することにより、通常
の記憶手段とアドレスレジスタを兼用して数字データに
よる記憶手段のアクセスが可能となる。
けると共に第２の記憶領域をアクセスする第２のデコー
ダを設け、アドレスレジスタに数字データがセットされ
た場合には、数字データを第２のデコーダでデコード
し、小数点以下の最上位ビットから最初に「１」が現れ
るまでのビット数に応じた第２のデコーダのデコード出
力で第２の領域のアドレスを選択することにより、通常
の記憶手段とアドレスレジスタを兼用して数字データに
よる記憶手段のアクセスが可能となる。
【００１１】
【実施例】図１は、本発明の実施例を示すブロック図で
あり、１はデータバス、２はアドレスレジスタ、３はロ
ーアドレスデコーダ、４はカラムアドレスデコーダ、５
はビットアドレスデコーダ、６は切り替え回路、７はＲ
ＯＭ、８は制御回路である。
あり、１はデータバス、２はアドレスレジスタ、３はロ
ーアドレスデコーダ、４はカラムアドレスデコーダ、５
はビットアドレスデコーダ、６は切り替え回路、７はＲ
ＯＭ、８は制御回路である。
【００１２】データバス１は１８ビット以上で構成さ
れ、データバス１にはアドレスレジスタ２が接続され
る。アドレスレジスタ２は、１８個のＤ−ＦＦで構成さ
れた１８ビット（Ｄ0〜Ｄ17）のレジスタであり、デー
タバス１に送出されたアドレスデータあるいは数字デー
タを取り込み保持する。ここで、アドレスデータは８ビ
ットで構成され、アドレスレジスタ２の下位８ビットＤ
0〜Ｄ7に保持される。一方、数字データはサインビット
を含めて１６ビットで構成されるが、２ビットの制御デ
ータが上位に付加され、合計１８ビットがアドレスレジ
スタ２のＤ0〜Ｄ17に保持される。ローアドレスデコー
ダ３は、第１のアドレスデコーダであり、アドレスレジ
スタ２から印加されたビットＤ0〜Ｄ3に基づき、デコー
ダ出力Ａ0〜Ａ15を択一的に選択出力する。また、カラ
ムアドレスデコーダ４は、アドレスレジスタ２から印加
されたビットＤ4〜Ｄ7に基づき、ＲＯＭ７のカラム選択
信号Ｃ 0〜Ｃ15を択一的に選択出力する。即ち、アドレ
スレジスタ２の下位８ビットＤ0〜Ｄ7に保持されたアド
レスデータをローアドレスデコーダ３とカラムアドレス
デコーダ４がデコードすることによってＲＯＭ７のアド
レス指定が行われる。
れ、データバス１にはアドレスレジスタ２が接続され
る。アドレスレジスタ２は、１８個のＤ−ＦＦで構成さ
れた１８ビット（Ｄ0〜Ｄ17）のレジスタであり、デー
タバス１に送出されたアドレスデータあるいは数字デー
タを取り込み保持する。ここで、アドレスデータは８ビ
ットで構成され、アドレスレジスタ２の下位８ビットＤ
0〜Ｄ7に保持される。一方、数字データはサインビット
を含めて１６ビットで構成されるが、２ビットの制御デ
ータが上位に付加され、合計１８ビットがアドレスレジ
スタ２のＤ0〜Ｄ17に保持される。ローアドレスデコー
ダ３は、第１のアドレスデコーダであり、アドレスレジ
スタ２から印加されたビットＤ0〜Ｄ3に基づき、デコー
ダ出力Ａ0〜Ａ15を択一的に選択出力する。また、カラ
ムアドレスデコーダ４は、アドレスレジスタ２から印加
されたビットＤ4〜Ｄ7に基づき、ＲＯＭ７のカラム選択
信号Ｃ 0〜Ｃ15を択一的に選択出力する。即ち、アドレ
スレジスタ２の下位８ビットＤ0〜Ｄ7に保持されたアド
レスデータをローアドレスデコーダ３とカラムアドレス
デコーダ４がデコードすることによってＲＯＭ７のアド
レス指定が行われる。
【００１３】一方、ビットアドレスデコーダ５は、第２
のアドレスデコーダを構成するものであり、アドレスレ
ジスタ２から印加されたビットＤ0〜Ｄ14をデコードす
るが、ローアドレスデコーダ３やカラムアドレスデコー
ダ４のデコードと異なり、ビットＤ14〜Ｄ0の上位ビッ
トから何番目に「１」が現れるかをデコードする。即
ち、数字データは１６ビットで構成され、最上位ビット
がサインビットであるため、ビットＤ15とビットＤ14の
間が小数点となり、ビットＤ14に「１」が現れると、ビ
ットアドレスデコーダ５のデコーダ出力Ｂ15が出力さ
れ、ビットＤ13に「１」が現れるとデコーダ出力Ｂ14が
出力され、同様にして、ビットＤ0に「１」が現れると
デコーダ出力Ｂ1が出力される。また、ビットＤ14〜Ｄ0
のいずれにも「１」がない場合にはデコーダ出力Ｂ0が
出力される。
のアドレスデコーダを構成するものであり、アドレスレ
ジスタ２から印加されたビットＤ0〜Ｄ14をデコードす
るが、ローアドレスデコーダ３やカラムアドレスデコー
ダ４のデコードと異なり、ビットＤ14〜Ｄ0の上位ビッ
トから何番目に「１」が現れるかをデコードする。即
ち、数字データは１６ビットで構成され、最上位ビット
がサインビットであるため、ビットＤ15とビットＤ14の
間が小数点となり、ビットＤ14に「１」が現れると、ビ
ットアドレスデコーダ５のデコーダ出力Ｂ15が出力さ
れ、ビットＤ13に「１」が現れるとデコーダ出力Ｂ14が
出力され、同様にして、ビットＤ0に「１」が現れると
デコーダ出力Ｂ1が出力される。また、ビットＤ14〜Ｄ0
のいずれにも「１」がない場合にはデコーダ出力Ｂ0が
出力される。
【００１４】ローアドレスデコーダ３のデコーダ出力Ａ
15〜Ａ0とビットアドレスデコーダ５のデコーダ出力Ｂ
14〜Ｂ0は、切り替え回路６に印加され、切り替え回路
６は一方のデコーダ出力を選択して、ＲＯＭ７のワード
選択信号Ｒ0〜Ｒ15として出力する。ＲＯＭ７は、通常
のデータを記憶する第１の領域ＲＯＭ７−１と、第２の
領域を構成するＲＯＭ７−２、ＲＯＭ７−３、及び、Ｒ
ＯＭ７−４から構成される。ＲＯＭ７−１は、制御信号
Ｘ1によってイネーブルになり、ワード選択信号Ｒ0〜Ｒ
15とカラム選択信号Ｃ0〜Ｃ15によって一つのアドレス
が選択され、ＲＯＭ７−２、ＲＯＭ７−３、及び、ＲＯ
Ｍ７−４は、ワード選択信号Ｒ0〜Ｒ15と制御信号Ｘ2、
Ｘ3、Ｘ4によって一つのアドレスが選択される。ＲＯＭ
７の一つのアドレスは１６ビットで構成され、アドレス
指定されて読み出されたデータはデータバス１に出力さ
れる。ここで、ＲＯＭ７−２、ＲＯＭ７−３、及びＲＯ
Ｍ７−４には、数字データの小数点以下に「１」が現れ
るまでのビット数に関連するデータ、例えば、ＲＯＭ７
−２には、数字データの小数点以下に「１」が現れるま
でのビット数を示すデータ、ＲＯＭ７−３には、図２に
示された直線の傾き、ＲＯＭ７−４には、図２に示され
た直線のＹ軸切片の値が記憶される。
15〜Ａ0とビットアドレスデコーダ５のデコーダ出力Ｂ
14〜Ｂ0は、切り替え回路６に印加され、切り替え回路
６は一方のデコーダ出力を選択して、ＲＯＭ７のワード
選択信号Ｒ0〜Ｒ15として出力する。ＲＯＭ７は、通常
のデータを記憶する第１の領域ＲＯＭ７−１と、第２の
領域を構成するＲＯＭ７−２、ＲＯＭ７−３、及び、Ｒ
ＯＭ７−４から構成される。ＲＯＭ７−１は、制御信号
Ｘ1によってイネーブルになり、ワード選択信号Ｒ0〜Ｒ
15とカラム選択信号Ｃ0〜Ｃ15によって一つのアドレス
が選択され、ＲＯＭ７−２、ＲＯＭ７−３、及び、ＲＯ
Ｍ７−４は、ワード選択信号Ｒ0〜Ｒ15と制御信号Ｘ2、
Ｘ3、Ｘ4によって一つのアドレスが選択される。ＲＯＭ
７の一つのアドレスは１６ビットで構成され、アドレス
指定されて読み出されたデータはデータバス１に出力さ
れる。ここで、ＲＯＭ７−２、ＲＯＭ７−３、及びＲＯ
Ｍ７−４には、数字データの小数点以下に「１」が現れ
るまでのビット数に関連するデータ、例えば、ＲＯＭ７
−２には、数字データの小数点以下に「１」が現れるま
でのビット数を示すデータ、ＲＯＭ７−３には、図２に
示された直線の傾き、ＲＯＭ７−４には、図２に示され
た直線のＹ軸切片の値が記憶される。
【００１５】制御回路８は、アドレスレジスタ２から印
加されるビットＤ17〜Ｄ15に従って制御信号ＥＸ、
Ｘ1、Ｘ2、Ｘ3、及び、Ｘ4を出力する回路である。ビッ
トＤ17とＤ16は、数字データに付加される制御データで
あり、「Ｄ17Ｄ16」が「００」の場合には、制御信号Ｅ
Ｘによって切り替え回路６を制御しローアドレスデコー
ダ３のデコード出力Ａ0〜Ａ15を選択出力するとともに
制御信号Ｘ1によってＲＯＭ７−１をイネーブルとす
る。従って、この場合には、アドレスレジスタ２のビッ
トＤ0〜Ｄ7に保持されたアドレスデータによる通常のＲ
ＯＭ７のアクセスが行われる。「Ｄ17Ｄ16」が「０１」
の場合には、制御信号ＥＸによって切り替え回路６を制
御し、ビットアドレスデコーダ５のデコード出力Ｂ0〜
Ｂ15を選択出力するとともに制御信号Ｘ2によってＲＯ
Ｍ７−２のみをイネーブルとする。「Ｄ17Ｄ16」が「１
０」の場合には、制御信号ＥＸによって切り替え回路６
を制御し、ビットアドレスデコーダ５のデコード出力Ｂ
0〜Ｂ15を選択するとともに制御信号Ｘ3によってＲＯＭ
７−３のみをイネーブルとする。「Ｄ17Ｄ16」が「１
１」の場合は、制御信号ＥＸによって切り替え回路６を
制御しビットアドレスデコーダ５のデコード出力Ｂ0〜
Ｂ15を選択するとともに制御信号Ｘ4によってＲＯＭ７
−４のみをイネーブルとする。このように、数字データ
に付加された制御データによって切り替え回路６が制御
されるとともにＲＯＭ７のアドレス領域が制御される。
また、数字データがアドレスレジスタ２に保持された場
合、サインビットＤ15が「１」、即ち、負の場合には、
制御信号Ｘ1、Ｘ2、Ｘ3、及び、Ｘ4の出力が禁止され、
ＲＯＭ７はディゼーブルになり、データの読み出しが行
われない。
加されるビットＤ17〜Ｄ15に従って制御信号ＥＸ、
Ｘ1、Ｘ2、Ｘ3、及び、Ｘ4を出力する回路である。ビッ
トＤ17とＤ16は、数字データに付加される制御データで
あり、「Ｄ17Ｄ16」が「００」の場合には、制御信号Ｅ
Ｘによって切り替え回路６を制御しローアドレスデコー
ダ３のデコード出力Ａ0〜Ａ15を選択出力するとともに
制御信号Ｘ1によってＲＯＭ７−１をイネーブルとす
る。従って、この場合には、アドレスレジスタ２のビッ
トＤ0〜Ｄ7に保持されたアドレスデータによる通常のＲ
ＯＭ７のアクセスが行われる。「Ｄ17Ｄ16」が「０１」
の場合には、制御信号ＥＸによって切り替え回路６を制
御し、ビットアドレスデコーダ５のデコード出力Ｂ0〜
Ｂ15を選択出力するとともに制御信号Ｘ2によってＲＯ
Ｍ７−２のみをイネーブルとする。「Ｄ17Ｄ16」が「１
０」の場合には、制御信号ＥＸによって切り替え回路６
を制御し、ビットアドレスデコーダ５のデコード出力Ｂ
0〜Ｂ15を選択するとともに制御信号Ｘ3によってＲＯＭ
７−３のみをイネーブルとする。「Ｄ17Ｄ16」が「１
１」の場合は、制御信号ＥＸによって切り替え回路６を
制御しビットアドレスデコーダ５のデコード出力Ｂ0〜
Ｂ15を選択するとともに制御信号Ｘ4によってＲＯＭ７
−４のみをイネーブルとする。このように、数字データ
に付加された制御データによって切り替え回路６が制御
されるとともにＲＯＭ７のアドレス領域が制御される。
また、数字データがアドレスレジスタ２に保持された場
合、サインビットＤ15が「１」、即ち、負の場合には、
制御信号Ｘ1、Ｘ2、Ｘ3、及び、Ｘ4の出力が禁止され、
ＲＯＭ７はディゼーブルになり、データの読み出しが行
われない。
【００１６】このように、図１に示されたデジタル信号
処理装置によると、通常のＲＯＭ７のアクセスを行う場
合には、データバス１を介して８ビットのアドレスデー
タをアドレスレジスタ２の下位８ビットにセットする。
この時、アドレスレジスタ２のビットＤ17、Ｄ16、Ｄ15
を「０」にしておく。これより、切り替え回路６はロー
アドレスデコーダ３のデコーダ出力Ａ0〜Ａ15を選択し
てＲＯＭ７に供給するため、ローアドレスデコーダ３と
カラムアドレスデコーダ４によってＲＯＭ７の通常のア
クセスがなされる。一方、図２に示された対数変換を行
うような場合には、１６ビットの数字データに２ビット
の制御データを付加してアドレスレジスタ２にセットす
ることにより、切り替え回路６はビットアドレスデコー
ダ５のデコード出力Ｂ0〜Ｂ15を選択出力するため、Ｒ
ＯＭ７の第２の領域ＲＯＭ７−２、ＲＯＭ７−３、ある
いは、ＲＯＭ７−４のアクセスがなされ、数字データか
ら直接必要とするデータが取り出すことができる。
処理装置によると、通常のＲＯＭ７のアクセスを行う場
合には、データバス１を介して８ビットのアドレスデー
タをアドレスレジスタ２の下位８ビットにセットする。
この時、アドレスレジスタ２のビットＤ17、Ｄ16、Ｄ15
を「０」にしておく。これより、切り替え回路６はロー
アドレスデコーダ３のデコーダ出力Ａ0〜Ａ15を選択し
てＲＯＭ７に供給するため、ローアドレスデコーダ３と
カラムアドレスデコーダ４によってＲＯＭ７の通常のア
クセスがなされる。一方、図２に示された対数変換を行
うような場合には、１６ビットの数字データに２ビット
の制御データを付加してアドレスレジスタ２にセットす
ることにより、切り替え回路６はビットアドレスデコー
ダ５のデコード出力Ｂ0〜Ｂ15を選択出力するため、Ｒ
ＯＭ７の第２の領域ＲＯＭ７−２、ＲＯＭ７−３、ある
いは、ＲＯＭ７−４のアクセスがなされ、数字データか
ら直接必要とするデータが取り出すことができる。
【００１７】
【発明の効果】上述の如く、本発明によれば、固定小数
点表示された数字データにおいて小数点以下の最上位ビ
ットから最初に「１」が現れるまでのビット数に対応し
た非線形変換の為のデータをＲＯＭに記憶しておき、こ
のＲＯＭを数字データで直接アクセスすることができる
ので、数字データの各ビットが「１」であるか否かを判
定するプログラムが不要になり、ＤＳＰのプログラム負
担を大幅に軽減できる利点を有する。
点表示された数字データにおいて小数点以下の最上位ビ
ットから最初に「１」が現れるまでのビット数に対応し
た非線形変換の為のデータをＲＯＭに記憶しておき、こ
のＲＯＭを数字データで直接アクセスすることができる
ので、数字データの各ビットが「１」であるか否かを判
定するプログラムが不要になり、ＤＳＰのプログラム負
担を大幅に軽減できる利点を有する。
【００１８】また、通常のデータと、数字データにおけ
る小数点以下の最上位ビットから最初に「１」が現れる
までのビット数に応じた非線形変換の為のデータとをＲ
ＯＭの第１の領域と第２の領域とに分けて記憶してお
き、ＲＯＭをアドレスするアドレスレジスタに通常のア
ドレスデータと数字データをセットできるように構成す
るとともに２種類のアドレスデコーダを切り替えて使用
することにより、従来のＤＳＰに設けられていた回路を
兼用し多少の回路を追加することで、数字データによっ
て直接ＲＯＭをアクセスすることのできるＤＳＰを容易
に構成することができる。更に、数字データに制御デー
タを付加することにより、通常のＲＯＭのアクセスと数
字データによるアクセスを容易に切り替えることがで
き、プログラムの作成が容易となる利点を有する。
る小数点以下の最上位ビットから最初に「１」が現れる
までのビット数に応じた非線形変換の為のデータとをＲ
ＯＭの第１の領域と第２の領域とに分けて記憶してお
き、ＲＯＭをアドレスするアドレスレジスタに通常のア
ドレスデータと数字データをセットできるように構成す
るとともに２種類のアドレスデコーダを切り替えて使用
することにより、従来のＤＳＰに設けられていた回路を
兼用し多少の回路を追加することで、数字データによっ
て直接ＲＯＭをアクセスすることのできるＤＳＰを容易
に構成することができる。更に、数字データに制御デー
タを付加することにより、通常のＲＯＭのアクセスと数
字データによるアクセスを容易に切り替えることがで
き、プログラムの作成が容易となる利点を有する。
【図１】本発明の実施例を示すブロック図である。
【図２】入力データを対数変換する近似方法を示すグラ
フである。
フである。
【図３】図２に示された近似方法を実現するための従来
のステップを示すフロー図である。
のステップを示すフロー図である。
１ データバス ２ アドレスレジスタ ３ ローアドレスデコーダ ４ カラムアドレスデコーダ ５ ビットアドレスデコーダ ６ 切り替え回路 ７ ＲＯＭ ８ 制御回路
Claims (3)
- 【請求項１】 固定小数点で表現された数字データが保
持されるレジスタと、前記数字データの小数点以下の最
上位ビットから最初に「１」が現れるまでのビット数に
応じた非線形変換を行う為のデータを記憶する記憶手段
と、前記レジスタに保持された前記数字データが印加さ
れ、該数字データに基づき前記記憶手段のアドレスを選
択するアドレスデコーダとを備えたことを特徴とするデ
ジタル信号処理回路。 - 【請求項２】 所定のデータを記憶する記憶手段と、該
記憶手段のアドレスを指定するアドレスレジスタと、該
アドレスレジスタの出力にしたがって前記記憶手段のア
ドレスを選択するアドレスデコーダとを備えたデジタル
信号処理装置において、前記記憶手段は所定のデータを
記憶する第１の領域と固定小数点で表現された数字デー
タの小数点以下の最上位ビットから最初に「１」が現れ
るまでのビット数に応じた非線形変換を行う為のデータ
を記憶する第２の領域を有すると共に、前記アドレスデ
コーダは前記第１の領域を選択する第１のアドレスデコ
ーダと前記第２の領域を選択する第２のアドレスデコー
ダから構成され、制御信号によって前記第１のアドレス
デコーダの出力と前記第２のアドレスデコーダの出力を
切り替えて前記記憶手段に印加する切り替え回路を備
え、前記アドレスレジスタに前記数字データが保持され
た場合に前記第２のアドレスデコーダが前記第２の領域
を選択することを特徴とするデジタル信号処理装置。 - 【請求項３】 前記アドレスレジスタは、前記数字デー
タを保持する部分とと少なくとも１ビットの制御データ
を保持する部分を有し、更に、前記制御データに基づい
て前記制御信号を発生する制御手段を設け、前記数字デ
ータと制御データが前記アドレスレジスタに保持された
場合に、制御手段から出力される前記制御信号により前
記切り替え回路が制御され、前記第２のアドレスデコー
ダの出力により第２の領域が選択されることを特徴とす
る請求項２記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34453691A JP2828814B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34453691A JP2828814B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173763A JPH05173763A (ja) | 1993-07-13 |
| JP2828814B2 true JP2828814B2 (ja) | 1998-11-25 |
Family
ID=18370039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34453691A Expired - Fee Related JP2828814B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828814B2 (ja) |
-
1991
- 1991-12-26 JP JP34453691A patent/JP2828814B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05173763A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |